JPH03157019A - 周波数合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高純度信号源を実現するために可及的に低雑
音化とスプリアス除去化を図った高純度信号を提供する
周波数合成装置だ関する。

〔従来の技術〕

近時、例えば、１０　ｋＨｚ　〜２７００　ＭＨｚの準
マイクロ波帯におけるシンセサイズド信号発生器にあっ
ては、高純度信号源を実現するために、多機能に加えて
ＳＳＢ位相雑音（Ｃ／′Ｎ）を可及的に低く抑えること
が要請されている。

このためＫは、シンセサイズド信号発生器に用いられる
上述したような周波数合成装置、　ＶＣＯ。

ＰＬＬ　（Ｓ　Ｇ　）に加えて混合器、周波数および位
相検出器といった一連の回路装置が単独でも且つ組合せ
においても、低雑音化に有効的な構成となっている必要
がある。

しかも、一連の回路装置は高速化、小型化、シングル化
の要請に応じられる構成となっている必要がある。

しかるに、従来より実現されているＰＬＬを用いた周波
数合成装置や他の一連の回路装置にありては、未だ上述
したような要請に応じられる構成とはなっていない。

〔発明が解決しようとする課題〕 以下に周波数合成装置の従来技術とその問題点について
説明する。

〈従来技術１〉 周波数合成装置として、第１４図に示すようにＰＬＬ回
路を用いた周波数合成装置が従来より知られている。

同図において、１は例えば１００　ＭＩ（ｚステップで
１００　ＭＨｚ　、　２００　ＭＨｚ　、　＝−などの
信号ｆ１を選択的に出力する第１の信号発生器、２は１
０ＭＨｚステップで１０　ＭＨｚ　、　２０　ＭＨｚ　
、　−−５０ＭＨｚの信号ｆＭ択的に出力する第２の信
号発生器。

３は第１．第２の信号発生器１，２の信号を混合してそ
の和差信号ｆ　１＋ｆ　２を出力する混合器、４は周知
のＰＬＬ回路であり、ミキサ型の位相比較器５により混
合器３の出力と電圧制御発振器（以下ｖＣＯと記す）６
の出力との位相差を検出して、この位相差信号をループ
フィルタ７を介してＶＣＯ６に供給するように構成され
ている。

この周波数合成装置では、例えば１１０　ＭＨｚの信号
ｆＯを得るためには、第１の信号発生器１から１００　
ＭＨｚの信号を出力させ、第２の信号発生器２から１０
　ＭＨｚの信号を出力させる。

混合器３からはその和差信号である１　１０　ＭＨｚと
９０■２の信号が出力され、ＶＣＯ６の自走周波数を例
えば外部から１１０　ＭＨｚ近傍に近づければ。

このＰＬＬ回路４は混合器３からの和信号（１１０ＭＨ
ｚ　）に引込まれ、ｖｃｏ　ｅの出力は所望する１１０
ＭＦ（ｚの信号に固定される。

しかしながら、このような従来の周波数合成装置では、
例えば前記のよ５　Ｋ　１１０　ＭＨｚを得る場合、混
合器３から出力される和差信号の周波数差は２０　ＭＨ
ｚ　Ｌかないため、ループフィルタ７で９０　ＭＨｚ信
号によるビート成分を充分にカットできず、スプリアス
が発生してしまう。このスプリアス成分をカットするた
めにＰＬＬ回路４のループ帯域を狭くすると、ｖｃｏ　
ｅのＣ／Ｎを充分に改善できなくなシ、ＰＬＬ回路４の
応答速度が遅くなるという問題がありた。

すなわち、第１４図て示される周波数合成装置は、第１
の信号発生器１で１００　Ｍ）（ｚステップの周波数信
号Ｆｉを出力させ、第２の信号発生器２で１０　ＭＨｚ
ステップの周波数信号Ｆ２を出力させ。

混合器３でそれらの和、差信号Ｆｌ±Ｆ２を出力させる
。そして、位相比較器５、ＶＣＯ６及びループフィルタ
７からなるＰＬＬ回路４が前記和、差信号Ｆｌ±Ｆ２の
いずれかに同期することＫよシ、所望の周波数が所望の
周波数ステップで得ら、れる。

この場合は、１００　ＭＨｚ　、　１１０　ＭＨ！　、
　１２０ＭＨｚ　、・・・・・・の各周波数が得られる
。また、信号発生器１及び２にはそれぞれステップの数
だけ周波数の発生源が必要となる。

このような、従来技術１では、和、差信号の差Ｆｉ＋Ｆ
２−（Ｆｌ−Ｆ２）＝２Ｆ２が２０　ＭＨｚとなり狭い
。したがって、例えば、　ＰＬＬ回路４でＦｉ＋Ｆ２＝
１１０Ｍ−に同期しているとき、Ｆ’ｌ　−Ｆ　２　＝
　９０　ＭＨｚの周波数成分もＰＬＬ回路４に入り、こ
れがループフィルタ２で落ちきれずにスプリアスとなる
。スゲリアスを無くすためループフィルタ７の帯域を狭
くすれば、このＶＣＯ６のＣ／Ｎが十分に改善されない
とともに、ＰＬＬ回路４の応答速度も遅くなると言う問
題があった。また、第１および第２の信号発生器１及び
２にはそれぞれステップの数だけ周波数の発生源が必要
となる問題があった。

〈従来技術２〉 上記従来技術１の欠点を解決し、さらに周波数合成範囲
を数少ない周波数で達成することを目的にしたものとし
て、特開昭６１−１６６２３号があった。

この概略を第１５図に示す。５つの周波数発生源（Ｆａ
、ＦＰ、Ｆｏ、Ｆｄ、ＦＰ　）と混合器９ｔｈ、１０ｍ
をループ内に組み込んだ２つの第１及び第２のＰＬＬ回
路９，１０とで、オクターブの周波数範囲にわたりて周
波数合成をおこなうものである。なお、９ｂ、１０ｂは
位相検出器であり、９ｃ　、１０ｃはＶＣＯである。

第１６図Ａ、Ｂはその周波数範囲がどの周波数発生源の
周波数でどのようにカバーされているかを示す。

第１６図Ａからも分かるように、第１のＰＬＬ回路９の
出力Ａでは６波の周波数が出力されているが、ＦＰ、Ｆ
Ｐ、ＦＰの周波数箇所は出力されず、この分は、第１６
図Ｂからも判るように次の第２のＰＬＬ回路１０で補っ
ている。

この場合、混合器９ａ　、１　（７ｍを内部に含むＰＬ
Ｌ回路を採用していることから次のような欠点がある。

ａ）入力周波数（ここでは、ＦＰＦＰ、ＦＰ　）は第１
のＰＬＬ回路９の出力として収り出せないことから。

有効に用いられていない。その分、ＰＬＬが１つ追加さ
れなければならない。

なお、Ｆａ、　Ｆ６．　Ｆｃを第１のＰＬＬ回路９の出
力として取シ出だすためには、第１のＰＬＬ回路９内の
混合器の電圧制御発振器側入力を零にする必要があるが
、これを零にすると第１のＰＬＬ回路９そのものが成立
しない。

ｂ）この方式を、低い周波数に応用しようとするとＰＬ
Ｌの基準周波数Ｆ。が下がり、先の従来技術１で説明し
たような、スプリアス、Ｃ，／’Ｎ及び応答速度等の問
題がでてくる。

〈従来技術３〉 また、米国特許３，９０２，１３２号で示される技術は
、基本的には、従来技術２のような混合器を含む１つの
ＰＬＬで構成されるものであるが、これの問題点も従来
技術２で示したものと同じである。

ただし、この場合は、用いるＰＬＬ回路は１つであり、
混合器を内部に含むＰＬＬ回路を採用することによる入
力周波数がＰＬＬの出力として有効に用いられないとい
う欠点により入力の周波数発生源が多くなっている。

本発明は以上のような点に鑑みてなされたもので、その
目的とするところは従来技術１−３が有する問題点を解
決するもので、例えばオクターブの希望周波数帯域を分
解能ΔＦの間隔で信号を効率良く得るもので、各信号は
これまでにない高信号純度を達成し、スプリアスを最小
に抑えることができる周波数合成装置を提供することに
ある。

〔課題を解決するための手段〕

本発明による周波数合成装置は上述した問題点を解決す
るために、制御部２７と、周波数がＦＰ＝ａＸＩＰｌＸ
ΔＦ（係数ａは正の奇数：係数Ｐは整数）で示される周
波数信号の１つを前記制御部により選択されて出力する
第１の信号発生器１１と１周波数がｒ、＝ｂｘｌｑｌｘ
ΔＦ（係数すは係数ａを素因数分解したときの素因数の
整数倍を除く正の整数；Ｑは整数で、かつ、｜Ｑ｜≦（
ａ−１）／２を満足する）で示される周波数信号の１つ
を前記制御部により選択されて出力する第２の信号発生
器１２と、前記第１の信号源からの周波数信号ＦＰと前
記第２の信号源からの周波数信号ＦＰとを混合して出力
する混合器１３と、前記混合器が出力する周波数信号Ｉ
　ＦＰ　−ＦＰＩ又はＦＰ　＋　ＦＰの何れかを選択し
て出力する周波数選択回路１４）を備え、前記制御部は
、所定周波数ステップΔＦで設定された所望の周波数信
号ＦＰ＝ｍ×ΔＦＰ係数ｍ　＝　Ｏ４，１、２、・・・
ｎ、及びｍ／ａの商Ｔ及び余ｐｍを基に下記（１）式が
成立する係数Ｐ及びＱの値を決定して、前記第１の信号
発生器及び前記第２の信号発生器にそれぞれ所定の周波
数を出力せしめるとともて、前記周波数選択回路に前記
所望の周波数信号Ｆｉに一致する周波数信号ｌ　ＦＰ−
ＦＰｌ又はＦＰ＋　ＦＰを選択させることを特徴として
いる。

ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）／ａ　　　　　　・−（１＞〔
作用〕 希望の高純度信号を出力するため、本発明の周波数合成
装置は希望周波数帯と同じ周波数帯で基準信号を合成す
ることにした。これにより周波数合成装置の分解能はス
テップΔＦの２倍となる。

また、これにより周波数合成装置は手分のステップ数で
第１の信号発生器のステップ幅を補間可能にする事がで
きる。これは、例えば今までｌＯＯＭＨｚ幅をＦ’、〜
０．１０，２０，３０，４０．５０ＭＨｚにより補間し
ていたものに対し％　ＦＱ　＝　Ｏ＃２０．４０皿２で
補間を可能し、５８０旨〜１２８０　ＭＨｚを合成する
ことをもた６す。しかるに、これでは第１および第２の
信号発生器からの各出力の和差周波数間の最小幅で４０
　ＭＨｚとなり、また、最小に存在する周波数が２０　
ＭＩ（ｚとなるため、ミキサのアインレーシ冒ンにもよ
るがスプリアス対策が困難になる。そこで、この発明の
周波数合成装置はＦＰをそれぞれ整数倍した周波数でも
２０馳ステツプの信号が合成可能であることに着目しく
但し、０及び５０倍数は除く）、２倍のＦＱを用いると
、和差信号間は矛小８０　ＭＨｚで、最小使用周波数は
−４０ＭＨｚとなるため、ＰＩ、Ｌ回路によるスゲリア
ス対策の面でも非常に楽になる。

〔実施例〕

初めに１本発明による周波数合成装置において高純度信
号源として実現されたシンセサイズド信号発生器（以下
ＳＳＧ　）の概要について第２図を参照して説明する。

第２図は、マルチループによりＩ　ＧＨｚにおいて、２
０　ｋＨｚ離調点のＳＳＢ位相雑音−１４０ｄＢｃ／Ｈ
ｚを達成した。　１０　ｋＨｚ〜２７００ＭＨｚ準マイ
クロ波帯シンセサイズ信号発生器（ＳＳＧ　）のブロッ
ク構成図を示す。

このＳＳＧは、基本的に二つの大きなセクションに分か
れている。

５ｙｎｔｈｅｓｉｚｓｒセクシヨンは、１０　ＭＩ（ｚ
の基準信号により、　６４０〜１３５０　ＭＨｚ１５　
ｍＨｚのオクターブ信号、およびビートバンドのための
２００ＭＨｚローカル信号をカルナる。

０ｕｔｐｕｔセクシ冒ンは、この二つの出力を受けて。

ダブラ１０１、デバイダ１０２、ミキサ１０３により１
０　ｋＨｚ　〜２．７１ｉＨｚ／１０　ｍＨｚの広帯域
信号を発生し、自動レベル制御（ＡＬＣ）回路１０４に
よりＡＭ変調の発生および−１４３ｄＢｍから＋１７ｄ
Ｂｍの間で出力レベルのコントロールを行なう。

このＳＳＧで採用しているマルチループは本来。

複雑なものであるが、働きに応じてブロックダイヤグラ
ムに表すと第２図のシンセサイザセクションのように簡
単な表現にすることが可能である。

実際は、基準信号発生器（Ｒｅｆｅｒｅｎｃｅ　Ｓｉｇ
ｎａｌ　）１０５Ｖｃ１ループ、高域シンセサイザ（Ｉ
ＦＳｙｎｔｈｅａｉｚｅｒ　）　１０６に２ループ、低
域シンセサイザ（Ｌ　Ｆ　　５ｙｎｔｈｅａｉｚｅｒ　
）　１　（Ｌ７にフルーグ、加算ループ（Ｓｕｍ　Ｌｏ
ｏｐ；ＰＬＬ　）　Ｊ　０８が１ルーグで。

合計１１ループがある。これだけの回路規模でありなが
ら、 ・低雑音 ・広帯域 ・多彩な変調機能 ・豊富なスイーツ機能 ・高速周波数切換 ・低リーケージ といったこれからの信号発生器のスタンダードとなるべ
き内容を普通の大きさ（１７７ＨＸ４２６ＷＸ　４５１
　Ｄｍｍ　、　３２　ｋｇ以下）Ｋまとめるため、この
ＳＳＧは、低雑音化と高速化、小型化、シンプル化を同
時に追求している。

この２つのテーマを実現するための手法をまとめると以
下のようになる。

低雑音化のために ・基準信号を一点で低雑音化し、シンプルにてい倍する
。

・ＰＬＬは、ＡＣループで広帯域化、低雑音化する。

・補間信号は、高い周波数で合成し、分周して低雑音化
する。

・Ｆ　Ｍ　　ＶＣＯｕ、最大デビエーシミンを大キくし
て、加算後、分周する。

・ＦＭのデビエーシヨンに応じて、ブロックダイヤを変
更する。

回路の高速化、小型化、シングル化の九めに・オクター
ブＶＣＯの採用 ・周波数デテクタによるＬＯＣＫの無調調化・シリアル
データ転送ラインによる制御ラインのシンプル化 ・光リンクによる高速データ転送 ・周波数データ演算専用ＬＳＩによる高速設定・表面実
装部品の全面採用 ・配線類のパターン化 〈基準信号を一点で低雑音化し、シングルにてい倍する
。〉ＰＬＬを用い走間接法シンセサイザのＳＳＢ位相雑
音は、基準信号とＶＣＯ自体の雑音レベルで決定される
。

マルチルーズ構成の場合、最終ループとなる加算ループ
（ＰＬＬ　）　Ｊ　ｏ　ｓは、単純に複数の基準信号を
加算Ｔろが、・基準信号の雑音レベルとｖＣｏ自体のノ
イズレベルが同一になる点にループ帯域を選ぶのが一般
的である・ このＳＳＧの場合、６０〜８０　ＭＨｚ１５　ｍＨｚ　
＋　５８０〜１２８０　ＭＨｚ／　２０　Ｗｍｚ　＝　
６４０〜１３５０　ＦｉｌＨｚ１５　ｍＨｚとなる。こ
こで、若し５８０〜１２８０ＭＨ！／　２０　ＭＨｚの
信号を１０　ＭＨｚの基準信号から１２８０　ＭＨｚを
直接作るとすると、１２８てぃ倍となり、ＳＳＢ位相雑
音は４２．１　ｄＢ増加する。１０ＭＨｚのとき−１６
０ｄＢｃＡｚとすると１２８　ＭＨｚでは−１１７，９
ｄＢｃ／）Ｉｚとなる。

このようなてい倍による雑音の増加を避けるためには、
てい倍次数を下げる手法がある。例えば、１０　ＭＨｚ
をまず基準信号発生器１０５で１ｏてぃ倍して１００　
ＭＨｚとする。この１００　ＭＦｆｚを１０ＭＨｚと同
等に雑音を低減する方法があれば、更に１２てい倍して
１２００　ＭＨｚにして−１３８，４ｄＢｃ／Ｈｚの信
号が得られる。あとは、８０　ＭＨｚを低雑音で作れば
雑音増加の問題が解決する。２０　ＭＨｚステップの基
準信号全てを同様に検討すると、１００ＭＨｚ　Ｘ　Ｎ
　、　８０　ＭＨｚ　＋　４０　ＭＨｚを組合わせると
全ての基準信号を簡単に発生できることが分かる。

つまＦ）　、　５８０　ＭＨｚ　＝　１００Ｍｔ（ｚＸ
５＋８０ＭＨｚ６　０　０　　ＭＨｚ　　＝　１００Ｍ
ＨｚＸ６６２０　ＭＨｚ　＝　１００ＭＨｚＸ７−８０
Ｍｔ（ｚ６　４　０　　ＭＨｚ　　＝　　１００ＭＨｚ
Ｘ６＋４０ＭＨｚ６　６　０　　ＭＨｚ　　＝　　１０
０ＭＨｚＸ７−４０ＭＨｚ６　８　０　　ＭＨｚ　　＝
　１００ＭＨｚＸ６＋８０ＭＨｚ１　２　６　０　　Ｍ
Ｈｚ　　＝　　１００Ｍ）ＬｚＸ１３−４０ＭＨｚ１　
２　８　０　　ＭＨｚ　　＝　１００ＭＨｚＸ１２＋８
０ＭＥ（ｚという、極めて単純な数式で表現できる。

８０　ＭＨｚをてい倍を避けて作ると、８０　ＭＨｚ　
＝　１００ＭＨｚＸ４÷５となる。４０　ＭＨｚは簡単
に８０　ＭＨｚの％分局で作れる。

これで１００　ＭＨｚの１点で低雑音化するメリットが
十分に生きて来る。

１０　ＭＨｚの信号は、高安定基準水晶発振器（ＯＣＸ
Ｏ）で作るのが一般的で、２　ＯｋＨｚ　ｗ＆調点のＳ
ＳＢ位相雑音は−１６０ｄＢｃ／Ｈｚ程度である。一方
、１００　ＭＨｚのｖｃｘｏの２０　ｋＨｚ離調点では
、同等の１６０　ｄＢｃ／）ｔｚのＳＳＢ位相雑音が簡
単に得られる。

この性質を利用して高安定基準発振器１００は１００　
ＭＨｚ　ＶＣＸＯの出力を１／１０分周した１　０　Ｍ
Ｈｚを作り、基準信号発生器１０５は１０　ＭＨｚ基準
信号に位相同期して１０てい倍するＰＬＬで構成する。

基準発振器は、水晶発振器の他、ルビジウム発振器など
が用いられる。ＰＬＬの帯域を数十Ｈｚ程度に抑えると
、１００　ＭＨｚ基準信号の雑音特性は基準発振器の特
性に影響されずに１００　ＭＨｚ　ＶＣＸＣＦＩ裸特性
に依存する。

１００　ＭＨｚで−１６０ｄＢｅ／Ｈｚではまだ不足す
るので、基準信号発生器１０５は更に水晶フィルタで雑
音を低減する。

しかるに、急峻な選択特性を持つ水晶フィルタは、大レ
ベル動作では特性が劣化してしまう。そこで減衰特性と
入力レベルの最適化を行うと、＋１２　ｄＢｍ入力で−
１６０ｄＢｃ／Ｈｚの１００　Ｂ／ＩＨｚ基準信号は、
　＋　８　ｄＢｍ　、−１７４ｄＢｃ／Ｈｚの超低雑音
信号となる。

高域シンセサイザ１０６における１　００　ＭＨｚのＮ
てい倍は、ステップリカバリダイオード（ＳＲＤ　）と
ヘリカルフィルタを組み合わせる。、　ＳＲＤをセルフ
バイアスで用いた場合、ドライブレベルは、＋１８　ｄ
Ｂｍが必要である。市販の増幅器では能力不足のため、
ディスクリート部品で１２　ｄＢダインＮＦｉｄＢ程度
の低雑音増幅器を開発した。結果的に、この増幅器は低
雑音化のためには重要な部分となる。

ＳＲＤは、入力周波数のＮ倍の成分を広帯域に発生でき
るため、Ｃｏｍｂ　ｇｅｎｅｒａｔｏｒとしてよく使わ
れているが、　ＳＳＢ位相雑音の観点から見ると、広帯
域特性と安定動作の両立が大変に困難だということが分
かった。このため、当初１個のＳＲＤから５００　ＭＨ
ｚ　〜１３００　ＭＩ（ｚ／　１００　ＭＨｚの９波を
発生していたが、最終的には、１個につき３波発生させ
るようにＳＲＤを３個使うことにより安定に低雑音の高
調波信号９波を得ている。

一方８０　Ｍ）（ｚ基準信号は、専用のＳＲＤで基準信
号発生器１０５からの１００１ｉ１１Ｈｚを４でい倍し
て４００　ＭＨｚにしたあと、　ＥＣＬデバイダで１１
５分周して作る。また、　４０　ＭＨｚ基準信号は８０
　ＭＨｚ基準信号を更にＡｓデバイダでＨ分周して得て
いる。

１００　ＭＨｚのＮ倍と８０　ＭＨｚ　、　４０　ＭＨ
ｚのミキシングには、ＳＳＢ位相雑音測定に使用される
ウルトラハイレベルのＤＢＭが必要である。ミキシング
出力信号はスプリアスを多く発生する九め、目的の基準
信号に選択的に位相同期するＰＬＬ　１０　Ｂをバンド
パスフィルタ（ＢＰＦ　）として挿入している。

ＰＬＬ　Ｊ　００を通過することによるＳＳＢ位相雑音
の劣化は、ＰＬＬ１０Ｂループ帯域を最大限に広げるこ
とで防げる。

一方、スプリアス成分を除くためのＢＰＦとしての機能
は、　ＰＬＬ　１０７３のループ帯域を狭くするほど効
果が上がる。

最低の基準周波数が４０Ｍ）Ｉ工と高いこともあって、
　２０　Ｍｔ（ｚの整数倍成分を落とすノツチフィルタ
を併用することによｆｉ、ＳＳＢ位相雑音とスプリアス
特性を両立させることができる。

１００　ＭＨｚのＮ倍成分のＳＳＢ位相雑音が２０ｋＨ
ｚ離調点で、−１５３〜−１４７ｄＢｃ／）Ｉｚ　、　
８０ＭＨｚ　、　４０−　ＭＨｚが−１５０ｄＢｃ／）
Ｉｓ　、結果として得られた５　８０〜１２８０　ＭＨ
ｚ／２０　ＭＩ（ｚのＳＳＢ雑音は、−１４４〜−１４
７ｄＢｅか、スプリアスは−９０ｄＢｅ以下である。

（ＰＬＬは、ＡＣループで広帯域化、低雑音化する〉こ
のＰＬＬ　１０　ＢのｖＣＯとして、回路の小型化、シ
ングル化のために、１個でオクターブ帯域を十分にカバ
ーする、セミリジットケーブルによる半同軸タイプのｖ
ＣＯを採用した。

このため、ＶＣＯ自体のＳＳＢ位相雑音はあまり期待で
きず、ｌ　ＧＨｚで、２０　ｋＨｚ離調時に一１００ｄ
Ｂｃ／Ｉ（ｚ、　２　ＭＨｚ離調時に−１４０ｄＢｃ／
）（ｚ程度である。

ループ帯域を２　ＭＨｚ以上まで、安定に伸ばすことは
、市販の広帯域オイアンプを使用しても、位相の変化が
大きく、無理がある。位相カー変化すると、ループのダ
ンピング定数のコントロールカ″−難しくなり、ルージ
グインが“ゼロ”になる前後の周波数でＳＳＢ位相雑音
が劣化する。これを改善するため、アクティブフィルタ
と加算アンプの２段で構成されるＤＣループの他に、Ｐ
Ｄ出力とノツチフィルタ間をＣカットで直結するＡＣル
ープを追加した。この対策によって、ＤＣループは、ゲ
インを落として、位相同期するのに必要な制御電圧の発
生と、２０　ｋＨｚ離調点の雑音改善を役割とし、ＡＣ
ループは、ゲインを十分に上げて、更に、ＶＣＯのｆ−
Ｖ特性のりニアリティに合わせたアナログスイッチによ
るリニアライザを入れてループ帯域の制御をした。

ＤＣループのリニアライブに比べて、ＡＣループのリニ
アライブの方が簡単に調整できる。

く補間信号は、高い周波数で合成し、分周して低雑音化
する〉次に、低域シンセサイザ１０７で生成するもう一
方の基準信号、６０〜８０　ＭＨｚ／　５　ｍＨｚの低
雑音化について考えてみる。

この基準信号は、　２０　ＭＨｚステップの基準信号の
間を細かく埋めていくための信号なので、補間信号とし
て役割を持っている。この信号の持つ雑音レベルやスプ
リアスは、加算ループ１０Ｂの出力に、２０　ＭＨｚお
きに繰シ返し現れる。位相雑音とスプリアスは共に分周
すると改善される。そこで、３００〜４００　ＭＨｚ／
　２５　ｍＨｚと５倍高めの周波数で合成し、１１５分
周することで１４　ｄＢの改善効果を持たせた。

位相雑音は、デバイダ自信の限界もあり、−１５０ｄＢ
ｅ／Ｈｚ程度になる。補間信号の周波数を上げる手段と
して基準信号を加算している。この基準信号は、既に述
べた最終の加算ループ１０Ｂ用の基準信号と同様のプロ
セスで発生させている。

（Ｆ：：Ｍ　　ＶＣＯは、最大デビエーションを大きく
して、加算後、分周する〉 ＦＭ信号の発生は、信号発生器のキーポイントであり、
若しＦＭ変調の機能が不要ならば、信号発生器の設計は
全く違ったものになり、簡単になる。

従来のシンセサイズド信号発生器の弱点は、ＦＭ信号の
加算であった。ＦＭ信号は、ＤＣ−ＦＭというモードが
あり、直流成分で周波数が変化できる。つまり、ＤＣ−
ＦＭのために、一部、同期状態の外れたシンセサイザで
ない部分が必要になる。

例外として、Ａ／ｌコンバータを用い、周波数変調信号
を周波数設定情報に変換して、常時、シンセサイザの状
態にあるものもある。この場合、めコンバータの処理時
間による遅延時間の調整や位相連続周波数切換が必要な
ため、ディジタルダイレクトシンセサイザや、ディジフ
ェーズシンセサイザあるいは７ラクシヨナルＮ方式が必
要となる。

ところで、シンセサイザでない部分は、つまシフリー発
振の状態で鳴るから、キャピテイ発振器や水晶発振器を
持って来ない限り、それ自体で十分が雑音レベルは得ら
れない。又、シンセサイザに近い周波数安定度を得るこ
とは困難である。

広帯域ＦＭ信号は、ＢＰＦなどで雑音を低減することも
出来ない。

分周するとデビエーションが減るかわシに雑音も下がる
。同時に、周波数安定度も改善される。

以上の考察から、ＦＭＶＣＯは、最大デビエーションを
大きくして、加算後、分周する構成にした。

（ＦＭのデビエーションに応じて、ブロックダイヤを変
更する〉ＣＷ時の低位相雑音、ＤＣ−ＦＭ時の周波数安
定度及びＦＭの最大デビエーションの三つを同時に満足
させることは非常に困難である。

根本的な対策は、ＦＭのデビエーションに応じて、全く
ブロックダイヤの違う別の信号発生器を作ることしかな
い。そこで、実際にＦＭのデビエーションに応じて、Ｈ
ｌ−８ｔａｂｌｌｌｔｙ、Ｍｉｄｄｌｅ及びＷｔ　ｄｏ
　（！：　３つのシンセサイザのモードを用意し、回路
を切υ換える構成とした。

ＦＭ信号は２０　ＭＨｚ±２０　ＭＨｚのＶＣＯで発生
する。ここで得られる最大のデビエーションは２ＭＨｚ
である。この２０　ＭＨｚ±２　ＭＨｚの信号は、ＦＭ
加算ループの基準信号として、下位桁信号と加算して、
３００〜４００　ＭＨｚ７２５　ｍＨｚの補間信号とな
る。第１の切り換えとして、２０　ＭＨｚ±２ＭＨｚの
ＦＭ信号をＶ５分周して、４　ＭＨｚ±４００ｋＨｚの
基準信号も用意した。この場合も、下位桁信号の周波数
範囲を変えて、同じ３００〜４００■（ｚ／　２５　ｍ
Ｈｚの補間信号を出す。

第２の切り換えとして、ＦＭ加算ループの帰還ループに
１／４デバイダを加える。こうすると、２０　ＭＨｚ±
２　ＭＨｚのＦＭ信号は、見かけ上、８０ＭＨｚ±８　
ＭＨｚの基準信号と等価に々る。つまり、ＦＭ加算ルー
プで４てい倍されることになる。

この３つの場合を整理すると、最初の状態がそのままＦ
Ｍ信号を加算するので、最大ＦＭデピエーシ１ンは２　
ＭＨｚのままで、次の状態は、４−±４００　ｋＨｚの
ＦＭ信号を加算するので、最大ＦＭデピエーシ■ンは４
００　ｋＨｚになる。最後の状態は８０　ＭＨｚ±８−
のＦ’Ｍ信号を加算するのと等価なので、最大ＦＭデピ
エーシヲンは８　ＭＨｚとなる。この三つの状態は、順
次、　Ｍｌｄｄｌｅ、Ｈｉ−６ｔａｂｌｌｉｔｙ及びＷ
ｉｄｅの三つのモードに対応する。

既に述べたように、最終の加算ループに入る前で、この
補間信号は１１５分周され５ｙｎｔｈａｓｉｚｅｒＳｓ
　ｃ　ｔ　ｉ　ｏｎの６４０　ＭＥ（ｚ　〜１３５０　
ＭＨｚ／　５　ｍＨｚ出力で見るとＦＭの最大デビエー
ションは、Ｈｔ−８ｔａｂｉｌｌｔｙモードで８０　ｋ
Ｈｚ　、　Ｍｉｄｄｌｅモードで４００　ｋＨｚ　、　
Ｗｉｄｅモードで１．６　ＭＨｚとなる。

Ｈｌ−８ｔａｂｉｌｌｔｙモードの周波数安定度はｉ　
ｑ　ｔＱｌ　０　Ｈｚ／Ｍとなり、２０　ｋＨｚ離調点
のＳＳＢ位相雑音−１４０ｄＢｃ／Ｈｚも満足できる。

次に、低雑音化を支援する回路の高速化、小型化、シン
プル化の手法について述べる◎〈周波数デテクタによる
ＬＯＣＫの無調整化〉周波数デテクタは、既に述べたオ
クターブｖＣＯと共に、高周波のＰＬＬ回路を小型化し
、同一プリント基板上に５つのＰＬＬを載せることを可
能にしたものである。従来は周波数範囲を分割（ＶＣＯ
の切換や電圧プリセット等によるｖＣＯの細分化による
）し、その狭い周波数範囲についての周波数収束が行な
われていた。しかし、オクターブの周波数範囲を、例え
ばＤ／Ａ　：ｆｆンパータでプリセットすることにより
、それを行なうことは、大変な作業である。

仮１ｃ　Ｄ／Ａコンバータの出力が設定周波数情報にリ
ニアに比例し、ｖｃｏｏｖ−ｒ特性がリニアであるとし
ても、温度特性を考えると、ＶＣＯのリニアリティーが
数チの誤差に入らないと、　ＰＬＬによるロック動作が
正常に行われない場合がある。又、ＲＯＭを使りて周波
数毎に最適となるプリセット電圧を発生するように構成
すると、ｖＣＯのリニアリティーは考える必要は無くな
るが、ＲＯＭに書き込むデータの採取や、ｖＣＯ等の温
度特性は問題として残る。そこで、Ｄ／Ａコンノ々−夕
の替わりに、周波数デテクタを採用して、無調整で３　
ｍｓの高速ＬＯＣＫを可能にした。この周波数デテクタ
は、一種のウィンドデテクタとして働く。

ウィンドデテクタは、上限値を検出するデテクタと下限
値を検出するデテクタで構成される。二つのデテクタは
、それぞれ、その入力値が限界値を超えたときにパルス
を出力する。上限値を検出するデテクタは、下方に修正
する働きを持たせるため、ダウンパルスを出力し、下限
値を検出するデテクタは、上方に修正する働きを持たせ
るため。

アップパルスを出力する。

入力値が、上限値と下限値の間のウィンド内に入ると、
両方共１？ルスは出力されず安定状態になる。実際には
、１対１０周波数で動作する周波数デテクタは簡単に入
手できイ４−ケから、これを利用してＮ対１のデテクタ
を作る。これは一方の入力の前段にいデフ４イダを置け
ば実現することができる。

ｖＣＯ出力を１７１１Ｊデバイダ側の入力に接続し、Ｉ
ＭＨｚの基準信号を他方の入力に接続すると、このデテ
クタは、（Ｎ）　ＭＨｚを検出でき４専）”。この回路
を二組、組み合わせ片方の分局器をＮ＋２．他方の分局
器をＮ−１とすると、（Ｎ　＋　２　）　Ｍｌ（ｚ　〜
（Ｎ−１）　ＭＨｚのウィンドデテクタとなる。

アップパルス、ダウンパルスは、ＰＬＬのアクティブフ
ィルタでＰＤ小出力一緒に加算する。

〈シリアルデータ転送ラインによる制御ラインのシンプ
ル化〉周波数デテクタに必要な１７Ｎデバイダのデータ
設定やアナログスイッチの制御を全てノ臂うレルに行う
と、約８００本の配線が必要となるため、シリアルデー
タ転送ラインを全面的に採用した。

〈光リンクによる高速データ転送〉 ＣＰＵと５ｙｎｔｈ＠５ｌｚｅｒ　５ｅｃｔｉｏｎ間を
光リンクでデータ転送して、転送速度やノイズの問題を
克服した。

く周波数データ演算専用ＬＳＩによる高速設定〉更に、
ＢＣＤ演算、２Ｎ演算及びシリアル転送用の専用ＬＳＩ
ＩＣよって光リンクの高速性を生かした。

〈表面★製部品の全面採用〉 小型化の切り札として表面実装部品を全面採用した。

〈配線のパターン化〉 性能を安定化させるため、シールド線を含む配線をほと
んどノ臂ターン化した。

以上により、これまでにない最高水準の低雑音化を可能
圧した高純度信号源としてのシンセサイズド信号発生器
（ＳＳＧ　）を実現することができな。

第３図および第４図Ａ、ＢはこのＳＳＧによるＳＳＢ位
相雑音の代表特性を示すもので、第３図はオフセラ）　
２０　ｋＨｚにおけるそれを示し、第４図ＡはＩ　ＧＨ
ｚにおけるそれを示し、第４図は１５０ＭＨｚにおける
それを示している。

ここで、特に、ＳＳＢ位相雑音の低減の背景について述
べる。

従来の周波数合成装置において、低周波で基準周波数を
合成するのがＲＦ帯設計には有利であることから、希望
周波数６４０〜１３５０　ＭＨｚを４Ｉるのに第１の信
号発生器出力１００　ＭＨｚステップに対して第２の信
号発生器出力１０　ＭＨｚステップを加算減算し２９０
〜６４０　ＭＨｚを合成し、　ＳＵＭＬＯＯＰにより他
基準信号と加算し２てぃ倍することてより希望周波数を
得ていたものがある。

しかるに、このテクニックにおいては、希望周波数帯域
の％帯域で合成するためＳＳＢ位相雑音の目標値より６
　ｄＢ以上良い特性であるべきであるがデバイスのフロ
アノイズ及び１０　ＭＨｚステッフ合成のための加算減
算による雑音の劣化によ、９−１４７ｄ　Ｂ　ｃ／Ｈｚ
程度の信号しか合成できない。

ところで、ノイズレベルをどのくらい低減させるかＫよ
りループ帯域のカットオフが決まる。第５図の様にＶＣ
Ｏのノイズを−１４０ｄＢｃ／Ｈｚまで下げようとする
とカットオフを遠傍まで広げなくてはならない。しかる
に、従来技術では第２の信号発生器出力に最小周波数１
０　ＭＨｚが存在するため、ループ帯域を１０　Ｆｉｉ
Ｅ（ｚ以上伸ばす事はスプリアスの関係上不可能となる
。

また、帯域をどこまで伸ばさなければならないかは、Ｖ
ＣＯ自体のＳＳＢ位相雑音に大きな要因があシ、ＶＣＯ
自体のＳＳＢ位相雑音は発振周波数の出力範囲により制
限される。すなわち、出力範囲が狭ければ雑音特性も改
善され、ＰＬＬ帯域幅が狭くてもかまわないが、本発明
においてはｖＣＯの出力範囲はオクターブ以上を必要と
し、ｖＣＯ自体のＳＳＢ位相雑音には期待できないため
ループ帯域を伸ばさざるを得ない。

従来技術でオクターブ以上の帯域をカバーするには２つ
以上のｖＣＯを用いスイッチで切シ換える方法をとって
いたが、スイッチ回路による回路の複雑化やＳＳＢ位相
雑音の劣化及びスペースの問題により、本発明において
は簡素化を図るために１つのｖＣＯでカバーしなくては
ならない。

次に以上のような高純度信号源としてのシンセサイズド
信号発生器に適用される周波数合成装置の幾つかの実施
例について説明する。

く第１の実施例〉 この実施例における周波数合成装置は上記第２図のＨＦ
シ−ンセサイデ１０６として適用されるもので、その基
本構成は第１図に示すようＫなってＬ）る。

すなわち、第１図の周波数合成装置の概要は１００　Ｍ
Ｈｚステップで５００〜１３００　ＭＨｚを出力する第
１の信号発生器１ノと該第１の信号発生器１１からの出
力との加算減算により分解能ΔＦを作り出す第２の信号
発生器を持ち、これらの出力を加算減算もしくはそれぞ
れの信号発生器出力をダイレクトに伝送させるための混
合器（ＭＩＸ　）１３をＰＬＬ回路１４の外に持ち、得
られた出力のどちらの信号を選択すべきなのかを周波数
設定部２８の設定に応じて制御部２７で判断及び演算を
行い、そのデータによりＰＬＬ回路１４内のｖＣＯノア
出力を直接カウントし上下限のしきい値をデジタル的に
設定し、そのウィンドウ内に周波数を集束させる周波数
検出（ＦＤ）回路１８を持ち合わせているＰＬＬ回路１
４を持ち、このＰＬＬ回路１４によりフィルタリングを
行い希望周波数を出力する構成でおる。なお、このＰＬ
Ｌ回路１４はスプリアス等を除去することが目的であり
、これに限定されるものではない。又％ＰＬＬ回路１４
で用いるＶＣＯ１７は単独でオクターブ発振帯域を持つ
ものであり発振周波数により複数のＶＣＯを切シ換える
必要の無いものである。なお、第１図で１５はＰＬＬ回
路１４内の位相比較器である。

第１図で、第１の信号発生器１１及び第２の信号発生器
１２の発生周波数ＦＰ、ＦＰは、操作者が周波数設定部
２８で設定した所望の周波数情報Ｆｉをもとに制御部２
７によっ℃制御される。混合器１３からは周波数｜ＦＰ
−ＦＰＩ及びＦＰ　＋　ＦＰなる周波数信号が出力され
る。　ＰＬＬ回路１４はそのうちのいずれか１つにロッ
クして、他の周波数成分を除去して出力する。

以下、具体的に説明する。

まず、第１の信号発生器１１及び第２の信号発生器１２
が出力する周波数ＦＰ、ＦＰは次のような関係にある。

ただし、所定周波数ステップΔＦで所望の周波数情報Ｆ
ｉ（＝＝　ｍ　ＸΔＦ）が設定されるという条件がある
。（ｍ：正の整数、ΔＦ＝正の実数）ＦＰ　＝ａ　Ｘ　
Ｐ　ＸΔＦ 係数ａは正の奇数 係数Ｐは整数 ＦＰ＝ｂＸＱＸｊＦ 係数すは係数１を素因数に分解したときの素因数の整数
倍を除く正の整数、係数Ｑは整数でＩＱ＋≦（ａ　−１
）　／　２ Ｐ　＝　Ｔ　＋　（ａ　−ｂ　Ｘ　Ｑ　）　／　ａここ
でＴ及び１は、係数ｍ（＝Ｆｉ／ΔＦ）を１で除去し九
ときの商及び余を示し、０を含む正の整数である。

上記各係数のうち、ａ及びｂは周波数合成器の設計時点
で固定的に決定される値である。

係数Ｐ及びＱは設計時点で値のとりうる範囲は決定され
ているが、動作中にどの値をとるかは実際に設定された
所望の周波数情報ＦＰにしたがって決定される。

続いて、基本例の理論の概要を説明する。

ＦＰ／ΔＦ＝ｍ＝１×Ｔ＋５＝（ＦＰＰＦ３）／ΔＦ＝
ａＸＰ＋ｂＸＱこの式でＰ及びＱは負の値もとる。

ここで、Ｐ＝Ｔ＋ｔ（ｔは整数）とするとＱ及びＰは次
式で示される。

すなわち、　ａｘ’ｒ＋ａ＝＝ａｘ（’ｒ＋ｔ）＋ｂｘ
ｑａ＝−ａＸｔ＋ｂＸＱ であるので Ｑ　＝　（ｓ　−ａ　Ｘ　ｔ　）　／ｂＰ＝Ｔ＋　（ｓ
−ｂ　ＸＱ　）／ａ 上記関係式から、ａ、ａ％ｂをパラメータとして作成し
たテーブルが表１．２．３，４，５．６である。これら
の表は、ＩＱ＋≦（ａ−１）／２を満足する整数ｔが１
つしか存在しないため一義的に決まる。＆、ｂの組み合
せで、上記関係式を満足する表はいろいろできる。

表１及び２は、ａ　＝　５のときのＱ及びｔの値を求め
る表である。表３及び４は、ａ、ａ、ｂ％Ｑ、Ｔ及びｔ
及び上記関係式より、ｓ、Ｑ及びＰを一覧にしたもので
ある。

表５及び６は、同様に、＆＝１１のときのＱ及びｔの値
を求める表である。なお、必要であればこれから、Ｓ％
Ｑ及びＰの一覧表を作成することもできる。

したがって、周波数情報Ｆｉ．ΔＦｂａ及びｂから３及
びＴを求め、さらにＱ及びＰが決定される。

このＱ及びＰの値により、第１の信号発生器１１及び第
２の信号発生器１２が出力する周波数ＦＰ。

ＦＱが一義的に決定される。

表　　１ 表３ 表４ ａ＝５．ｂ＝２ ａ＝５．ｂ＝４ 表　　２ ところで、上記ＦＰ、ＦＱはそれぞれＰ、Ｑの符号によ
り正又は負の値をとりうる。

先の理論の前提となった式 Ｆｉ＝ｍ×ΔＦ＝ＦＰ＋Ｆ’、は、ｍが正の整数でΔＦ
が正のπ数であるから、正の室数となり。

１ＦＰｌ＋｜ＦＰｌ　　　　　　　　　　・・・・・・
〔Ａ〕あるいは １ＦＰ　１−｜ＦＰｌ　＋　　　　　　　　　　　・・
・・・・ＣＢＩのいづれかをとる。

一方、条件から ＦＰ＝ａｘｌｐｌｘΔＦ。

ＦＰ＝ｂｘｌＱｌｘΔＦ で示されているが、これは、ａ、ｂ、ΔＦが正であるか
ら、実質的に ＦＰ＝Ｆ。

ＦＰ＝ＩＦＱ１ で示される。

したがって、これらの周波数信号が混合器１３を通過し
たとき発生する周波数は｜ＦＰＩ＋１ＦＱＩと｜ＦＰ｜
ＦＰ１である。混合器１３の出力では負の周波数は発生
しないので、実際は｜ＦＰＩ＋｜ＦＰｌとＩ　｜ＦＰ　
！−｜ＦＰｌ　＋が出力される。これらは先の式１：Ａ
）＃　（Ｂ）と同じである。

これらの周波数信号｜ＦＰｌ＋ｌＦＰｌ又Ｉ　｜ＦＰ　
１−ＩＦＱＩ　１のいずれかが、設定周波数情報Ｆｉと
同一となり、それがＰＬＬ回路１４で選択されて、出力
される。

したがって、表１から表６までに示されるようにＰ、Ｑ
は負の値もとりうるが、結果的には符号を無視して正の
値として扱って良い。

次罠具体例について説明する。

この具体例は、先の基本例において、ａ　＝　５、ｂ＝
２に限定したものである。つｔ−シ、表１の場合である
。

この場合には次のような効果がある。

）表１と表２にかられかるように、ａを５に固定にして
ｂの値を増やすと必要な周波数ＦＰ力（える。

つまり１次のような周波数を容易する必要がある。

表３では、 Ｆ　　−５ＸΔＦ　　　　５Ｘ（Ｔ＋１）ＸΔＦＰ　− ＦＱ　＝Ｏａ　　２ＸΔＦＰ　４ＸΔＦ表４では、 ＦＰ＝５Ｘ（Ｔ−１）ＸΔＦ　　　５ＸΔＦ。

５Ｘ（Ｔ＋１）ＸΔＦ ５Ｘ（Ｔ＋２）ＸΔＦ ＦＱ＝０．　４ＸΔＦＰ８×ΔＦ 同様に、ｂを２に固定して亀を変化させても周波数ＦＰ
の数が増える。

したがって、周波数の数において最適な値である。

＋Ｉ）ｂ＝２であれば、ＦＱの周波数はてい倍関係にあ
り、１つの信号源から分局器で簡単に作れる。

混合器などを使用しなくてすむのでＣ／Ｎのよいものが
作れる。

１１１）また、混合器で合成された周波数はＦＰ　−２
ＸΔＦ及びＦＰ　＋２ＸΔＦでそれらの差は４×ΔＦで
ありこれらをＰＬＬ回路で分離する際、ルーグフィルタ
の帯域を広くできる。

この例では、第１の信号発生器１１及び第２の信号発生
器１２が出力する周波数ＦＰＦＰは次のように決定され
る。

ＰＩ、Ｌ回路１４の出力信号ｙ１を所望の周波数ステッ
プΔＦで得るという条件のもとで。

ＦＰ＝ＰＸ５ＸΔＦ 係数Ｐは、０，１．２．・・・、ｎのうちいずれか１つ
の値をとる。

ＦＱ　＝２　Ｘ　ａ　ＸΔＦ 係数Ｑは、０，１．２のうちいずれか１つの値をとる。

このように、第１の信号発生器１１及び第２の信号発生
器１２は、制御ｓ２７からのＰ及びＱの値に応じて各々
１つの周波数信号を選択的に出力する構成にされている
。

そして、制御部２７は、周波数設定部２８によυ設定さ
れた周波数情報ＦＰを５×ΔＦで割ったときの、商をＴ
１その余りを８として求め、その余シロの値に対応した
表１に基づいて、Ｐ、Ｑの値を決定して第１の信号発生
器１１及び第２の信号発生器１２を制御している。

数値Ｑ例で示そう。

いま％１００から２００　ＭＨｚ　’！でなΔＦ＝２０
ＭＨｚステップで出力させたい場合は、ＦＰ＝１００の
とき、Ｆ’、／（５ＸΔＦ）より８＝０゜Ｔ＝１である
からＪ’＝１　、　Ｑ＝Ｏである。したがって、ＦＰ　
＝１００　ＭＨｚ　、　ＦＰ＝Ｏが求められる。

ＦＰ＝１２０のとき、ｒｔ／　ｓ　ｘΔＦより３＝１゜
Ｔ＝１であるからＰ＝２　、Ｑ＝２である。したがりて
、ＦＰ　＝＝２００　ＭＨｚ　、　ＦＰ＝８０　ＭＨｚ
である。

Ｆｉ＝１４０のとき、Ｆｌ　／　ｓ　ｘΔＦより８＝２
゜Ｔ＝１であるからＰ＝１　ｔ　Ｑ＝１である。したが
って、ＦＰ　＝　１００　Ｍｌ’（ｚ　、　ＦＰ＝　４
０　ＭＨｚである。

ＦＰ＝１６０のとき、Ｆｉ１５×ΔＦよりｓ＝３゜Ｔ＝
１であるからＰ＝２　、Ｑ＝１である。したがって、Ｆ
’、＝２００旨、ｐ、＝＝４Ｑ皿篤である。

ＦＰ＝１８０のとき、ＦＰ１５ＸΔＦより８＝４゜Ｔ＝
１であるからＰ＝１　、Ｑ＝２である。したがって、　
ＦＰ　＝　１００　ＭＨｚｅＦ’、＝　８０　ＭＨｚで
ある。

ＦＰ＝２００のとき、ＦＰ／　５　ＸΔＦより農＝０゜
Ｔ＝２であるからＰ＝２　ｅ　Ｑ＝ｏである。しだがり
て、ＦＰ＝２００ＭＩ（ｚ、ＦＱ＝Ｏである。

これらを表７Ｋまとめる。

表　　７　　（単位：■ｈ） このように、決定した係数Ｐ及びＱの値をもとに、例え
ば、この値をＦＰ　２ｇ　、　ＦＰ＝ｋ　　とすれば、
第１の信号発生器１１及び第２の信号発生器１２はそれ
ぞれ所定の周波数（Ｆｐ　２ｇ　ｅ　ＦＱ　＝　ｋ　）
を混合器１３Ｉ／ｃ入力することになる。

そして、ＰＬＬ回路１４は、混合器１３が出力する信号
のいずれかの周波数（ＦＰ＝ω−Φ９＝収は’Ｆ　ｐ　
＝　ｇ＋Ｑ　＝ｋ　）のうち周波数情報Ｆｉに一致した
周波数信号に選択的罠ロックして出力する。

なお、混合器１３に実際に出力されるのは、入力される
周波数成分としては、Ｆｐ＝ｇ、ＦＱ：ｋ。

（ＦＰ＝ｄ−ケ、＝ｋ）、（ＦＰ　＝　ｇ）＋（ｒ、＝
　ｋ）があるが、所望の周波数は（ＦＰ　＝　ｇ）−（
ＦＰ　＝　ｋ）又は（Ｆｐ＝秒十硬、＝ｋ）である。

周波数検出回路１８は、ＰＬＬ回路１４が入力周波数で
あるＣＦＰ　＝ｇ）−今、＝ｋ）又は（ｐ、＝ｇ）＋骨
、＝いいずれにロックするか、選択指示するものである
。

この周波数検出回路１８の詳細は後述する第１２図に示
される。

第６図、第７図および第８図はそれぞれ第１図における
第１の信号発生器１１．第２の信号発生器１２および混
合器１３の具体例を示している。

これらの構成は第２図の高域シンセサイザ１０６に関し
て説明したようになされている。

すなわち、第６図の第１の信号発生器１ノは基準信号発
生器１０５（第２図参照）からの１００ＭＨｚ信号をＮ
てい倍して１００　ＭＨｚステップで５００〜１３００
　ＭＨｚの信号を選択的に出力するために、入力側に増
幅器１１ａおよび２個のフィルタｌｌｂ、ｌｌｃを介し
てＮ＝５−７　、　Ｎ＝８−１０．Ｎ＝１１−１３で動
作する３個の５ＲＤ１１ｄ、ｌｌ＠、ｌｌｆを有し、出
力側に各ＳＲＤに３個あて対応付けられる９個のバンド
パスフィルタ１１ｇ１−１１ｇ９を有している。ここで
、９個のパントノ中スフィルタの各中心周波数ｆ。はそ
れぞれ、ｆ＝５００．６００．７００．８００　。

９００．１０００，１１００，１２００．１３００ＭＨ
ｚとなっている。なお１図中のスイッチ８１〜Ｓ２５は
制御部２２からのコントロール信号により周波数設定部
２８での設定に応じて切換えるものである（第１図参照
）、。

第７図の第２の信号発生器１２は上述と同様の１００　
ＭＨｚ信号が入力される増幅器１２ａ、４てい倍で動作
するＳＲＤ　１２　ｂ　、　ｆｏ＝　４００　ＭＨｚの
バンドパスフィルタ１２　ｃ　、　１１５分周用のデバ
イダ１２ｄ、増幅器１２ｅを介して８０　ＭＨｚ信号を
出力すると共に、さらに結合素子１２ｆ、１２ｇを介し
て％分周用のデバイダ１２ｂから４０　ＭＨｚ信号を出
力している。

第８図の混合器１３は第６図の第１の信号発生器１１か
らの５００〜１３００　ＭＨｚ７１００　ＭＩ（ｚ信号
を増幅器１３ａを介してミキサ１２ｂの一端に導くと共
に、第７図の第２の信号発生器１２からの８０　ＭＨｚ
信号および４０　ＭＨｚ信号をそれぞれバイパスフィル
タ１２ｃ、１２ｄを介してミキサ１２ｂの他端に導き、
ミキサ１２ｂから増幅器１２ｅを介して５８０〜１２８
０　ＭＨｚ／　２０　ＭＨｚ信号を選択的に出力するよ
うになされている。なお、図中のスイッチＳ２６〜Ｓ３
．は制御部２７からのコントロール信号により周波数設
定部２８での設定に応じて切換えるものであるが（第１
図参照）、ミキサ１２ｂに対して一方の入力信号がない
場合に、他方の入力信号がそのまま出力されるようにス
ルー形式で切換えができるようになされている。

これにより、混合器１３は第１および第２の信号発生器
１１．１２からの各信号の和と差の周波数を有した混合
出力の外に、各信号発生器からの出力をダイレクトに伝
送することができる。

従って１以上のような第１の実施例による周波数合成装
置は、次のような利点がある。

ａ）混合器から出力される和差信号の周波数差を犬きく
することができ、　ＰＬＬ回路のルーｆフィルタの帯域
幅を広げてもスプリアスの抑制効果を低下させることな
く、広帯域で高いＣ／’Ｎの信号を出力させることがで
きる。

ｂ）少ない信号源で、所定の周波数ステップの信号を出
力できる。

Ｃ）混合器の入力の一方の信号に１周波数Ｏを設定でき
ることから、他方の入力の信号の周波数をそのｔま出力
として使用できるから、効率がよい。

ｄ）従来例に比し、回路構成が簡単であるから、その分
、不要なスプリアスの発生が防げる。

く第２の実施例〉 第９図は本発明の第２の実施例による周波数合成装置を
示しており、所望の周波数のＴａ倍の信号をＴ＆分周し
て１０　ＭＨｚステップで可変する信号を出力するよう
に構成されている。

図中、第１の信号発生器１ノは信号ｆ１＝ｙ−Ｔａを出
力する。第２の信号発生器１２は信号ｆ２＝ｙ２・Ｔａ
を出力する。なお、第２の実施例においてＴａ　＝　２
とするときのｆｌおよびｆ２は、それぞれ上記ｉｌｌの
実施例においてａ＝５．ｂ＝２とするときのＦＰおよび
ＦＰに対応している。

Ｋ２の信号発生器１２は周波数ＯＭＨ！　、　１０ＭＨ
ｚ。

２０１ｉ１１Ｈｚ　、　３０　ＭＨｚ　、　４０　ＭＨ
ｚ　、　５０　ＭＨｚの信号を基準信号（それぞれを順
にＡ％Ｂ、Ｃ，Ｄ、Ｅ、Ｆと記号化する）とし、基準信
号のうちＡ、Ｃ。

ＥのいずれかをＴａ倍した信号ｆ２　＝　ｙ　２・Ｔａ
（＝Ａ　−ＴａまたはＣ−Ｔ１またはＥ・Ｔａ　）を出
力するように構成されており、その選択は後述する制御
部２７によって行われる。

また、第１の信号発生器１１の出力周波数は。

その最低周波数ｆｌ（１）を例えば１００−Ｔａとする
と、次式のように最も高い基準信号ＦをＴａ倍したステ
ツブで可変出力される。

ｆ　１（２）＝ｆ　１（１）＋　Ｆ　−Ｔａ＝（１００
＋Ｆ）Ｔａ ｆ　１　（３）＝　ｆ　１　（２）＋　Ｆ　＠Ｔａ＝（
１００＋２Ｆ）Ｔａ ｆｌ（ｎ）＝ｆｌ（ｎ−１）＋Ｆ−Ｔａ＝（１００＋（
Ｎ−１）Ｆ）Ｔａ ＝７１（ｎ）ＯＴａ （ただしｙｌ（ｎ）＝１００＋（ｎ−１）Ｆ）なお、い
ずれの周波数を出力するかは、制御部２７によりて決定
される。

１３は第１、第２の信号発生器ＪＪ、１２からの信号を
混合して和と差の周波数の信号を出力する混合器である
。

１４はＰＬＬ回路でありて、位相比較器１５．ループフ
ィルタ１６、ＶＣＯ１７によって構成されている。なお
、このループフィルタノ６は高いＣハと速い応答速度を
得るために例えばほぼ２０　ＭＨｚの帯域を有している
。

１８は、ＶＣｏ　１７の自走周波数を、周波数データＮ
（所望周波数のＴａ倍）の近傍に追込むための周波数検
出回路（以下、１０回路と記す）である。

１９は周波数データＮに”ｌ”を加算する加算器。

２０は、周波数データＮから“１”を減算する減算器で
ある。この加算器１９及び減算器２０は制御部２２に持
たせることもできる。２３ｃは加算されたデータ（Ｎ＋
ｌ）を分局比としてＶＣｏ　１７の出力信号を分周する
分周器、２４Ｃは減算されたデータ（Ｎ−１）を分周比
としてＶＣＯＪ　７の出力信号を分局する分周器である
。

２３＆は、分周器２３ａの出力周波数が基準周波数（Ｉ
　Ｍ）（ｚ　）より高い場合にダウンノＪ？ルスな出力
する周波数比較部（ＦＣｕ　）　、２４　ｍは、分局器
２４Ｃの出力周波数が基準周波数より低い場合にアップ
パルスを出力する周波数比較部（ＦＣＬ）である。

周波数比較部２３＊、２４＊は同一のもので構成するこ
とができる。

２５は、ダウンパルスを受けている間、ＶＣＯ１７の発
振周波数を下げる方向に出力電圧を可変し、アップパル
スを受けている間、ＶＣｏ　１７の発振周波数を上げる
方向に出力電圧を可変するアクプダウン処理部である。

したがって、このＦＤ回路１８は、入力される周波数デ
ータＮに対して、ＶＣｏ　１７の自走周波数をＮ±Ｉ　
ＭＨｚの範囲に追い込むことＫなる。

２６は、ｖＣＯ回路１７からの信号をＴａ分周する分局
器である。

２７は、周波数設定部２８に設定される所望の周波数デ
ータを受けて第１、第２の信号発生器１１．１２の出力
周波数とＦＤ回路１８に対する周波数データＮを決定す
る制御部である。

制御部２７は、所望の周波数データｙＯが、ｙＯ＝Ｐａ
Ｘ１００＋ＱａＸ１０　　ＭＨｚで入力設定された場合
、Ｑの値によって第２の信号発生器１２の出力周波数ｆ
２（＝７２・Ｔａ）を第１０図に示すように出力させ、
所望の出力周波数の最低を１００　ＭＨｚとすると、第
１の信号発生器１１の出力周波数ｆｌ（＝＝ｙｌ・Ｔａ
）をＰ＆およびＱａの値によって第１１図に示すように
出力させる。また、設定された所望の周波数データ（Ｐ
ａＸ１００＋Ｑａ　Ｘ　１０　）をＴａ倍した値をＦＤ
回路１８への周波数データＮとしで出力する。

次だ、この周波数合成装置の作動をＴｌが”４”の場合
について説明する。

例えば、周波数設定部２８によって１１０”が設定入力
されると、Ｐａ　＝　Ｑａ　＝　１であるから、制御部
２７は、第１１図および前述したｆｌの式より、ｆ　Ｉ
　（２）＝　ｆ　１　（１）＋　Ｆ　＠Ｔａ＝７１（２
）・Ｔａ　＝　６００　ＭＨｚの信号を第１の信号発生
器１１から出力させ、第２の信号発生器１２からは第１
０図にしたがって、ｙ２・Ｔａ＝ＥφＴａ＝１６０ＭＨ
ｚの信号を出力させるとともにＦＤ回路１８に対して“
４４０”の周波数データを出力する。

このため、混合器１３からは（ｙｌ±ｙ　２　）　Ｔａ
の和差信号、即ち７６０　ＭＨｚの和信号と４４０ＭＨ
ｚの差信号が出力される。また、ＦＤ回路１８は４４０
″の周波数データを受けてＶＣＯ１７の自走周波数を４
３９〜４４１　ＭＨｚの間に追込む。

ＶＣＯｌ　７の自走周波数は、混合器１３から出力され
る４４０融の差信号を参照信号とするＰＬＬルーズの引
込みレンジ内となり、ループの引込み制御により（ｙ　
１　　ｙ　２　）　Ｔａ、即ち４４０　ＭＨｚにロック
する。

したがって分局器２６からは所望する１１０ＭＨｚ　（
ｙ　Ｏ）の信号が出力される。

なお、混合器１３からの７６０−の和信号（ｙｌ＋７２
）ＴａはＶＣｏ　１７の出力周波数４４０ＭＨｚに対し
て３２０　ＭＨｚ　（ｙ　２　・Ｔａ　）のビート成分
となるが、ループフィルタ１６の帯域幅は、このビート
周波数に比べて十分低いためこのビート成分は完全に遮
断されＶＣＯ１７に伝達されない。

また、第２の信号発生器１２の信号に僅かに含まれる基
準信号（４０ＭＨｚ　）成分およびその高調波成分もル
ープフィルタ１６の帯域から充分離間しているため、Ｖ
ＣＯｌ　７は変調を受けず純度の高い信号が得られる。

同様に“１２０”の周波数データが設定されると、第１
の信号発生器１ノからｆ　１　（１）＝　４．００皿２
゜第２の信号発生器１２からＣ−Ｔａ　＝　８０−の信
号が出力され、混合器１３からは、４８０　ＭＨｚ、３
２０−の和差信号が出力される。

また、ＦＤ回路１８には周波数データ“４８０”が入力
されるため、ＶＣＯＪ　７の出力周波数は４８０ＭＨｚ
近傍に追込まれ、ループの引込みにより混合器１３から
の４８０　ＭＨｚの和信号にロックする。

ＰＬＬ回路１４からの４８０　ＭＨｚの信号は分周器２
６で４分周されて１２０　Ｍ）ｉｚの信号が出力される
。

なお、この分周により出力される所望周波数の信号は、
ＰＬＬ回路１４から出力される信号よりいが改善される
ことになる。

なお、この実施例では、分局器２６から出力される信号
の周波数ｙ　Ｏ（ｎ）は次式で表わされ、ｌＯＭＨｚス
テップで任意の周波数を出力できることがわかる。

ｙ　０（０）＝　（ｒ　１（１）＋　Ａ　）　／Ｔ　ａ
ｙ　１（１）＝（ｆ　１（２）−Ｅ−Ｔ　ａ　）／Ｔ　
ａ＝１００＋１０ ｙＯ（２３＝（ｆ　１（１）＋Ｃ−Ｔａ　）／Ｔａ＝１
００＋２０ ｙＯ（３）＝（ｆ　１（２）−Ｃ−Ｔａ　）／Ｔａ＝１
００＋３０ ｙＯ（４）＝（ｆ　１（１）＋Ｅ　＝Ｔ　ａ　）　／　
Ｔ　ａ＝１００＋４０ ｙ　０（５）”　（ｆ　１（２）＋Ａ　）／　Ｔ　ａ＝
１００＋５０ ｙ　０（６）＝（ｆ　１（３）−Ｅ−Ｔ　ａ　）／　Ｔ
　ａ＝１００＋６０ ｙＯ（７）”（ｆ　１（２）＋Ｃ０Ｔａ　）／Ｔａ＝１
００＋７０ ７０（８）＝（ｆ　１（３）　　Ｃ−Ｔ　ａ　）／’ｒ
　ａ＝１００＋８０ ｙＯ（９）”（ｆ　１（２）＋Ｅ・Ｔａ　）／Ｔａ＝１
００＋９０ ｙＯｃｌＯ＝（ｆ　１（３）＋Ａ）／Ｔａ＝２００＋Ｏ ｙＯα１）＝（ｆ　１（４）−Ｅ　＝Ｔａ　）／Ｔａ＝
２００＋１０ ｙｏα３＝　（ｆ　１（３）＋Ｃ−Ｔ　ａ）／Ｔ　ａ＝
２００＋２０ なお上記の式で第１の信号発生器１１の周波数と第２の
信号発生器１２の周波数との和をとるか差をとるかは、
ＦＤ回路１８への周波数データＮによって決定される。

なお、前記実施例は、第２の信号発生器Ｊ２からの出力
周波数ｙ２・Ｔａが３種類（Ａ、Ｃ−Ｔａ。

Ｅ−Ｔａ）で済むように構成した場合について説明した
が、第１の信号発生器からは１００　ＭＨｚステップの
信号を４倍して４００．８００．１２００゜・・・・・
−ＭＨｚのように４００　ＭＨｚステップで可変させ。

第２の信号発生器でθ〜５０ＭＥｘの基準信号のすべて
を４倍したものから選択出力するようにしてもよい。

また、前記実施例では所望する周波数の４倍（Ｔａ　＝
４）の周波数の信号をＰＬＬ回路１４から出力させるよ
うにしていたが、これは本発明を限定するものでなく、
Ｔａは１よシ大きければ何倍であってもよい。

また、前記実施例ではＶＣＯＪ　７の自走周波数をＦＤ
回路１８１Ｃよシ所望周波数のＴａ倍の周波数近傍に追
込むようにしていたが、　ＶＣＯＪ　７の制御電圧に対
する出力周波数の特性が既知である場合、ＶＣＯ１７の
自走周波数が所望周波数のほぼＴａ倍となるような制御
電圧を制御部２２から与えて、ループの引込みレンジへ
の追込みを行なうようにしてもよい。

従って１以上詳述したように本発明の第２の実施例によ
る周波数合成装置は、前記説明のように、周波数の和ま
たは差が所望する出力周波数となる２つの周波数を、そ
れぞれＴ＆倍した周波数の信号を混合器に入力して、Ｐ
ＬＬ回路から所望する周波数のＴａ倍にロックした信号
を出力させ、この信号をＴａ分周して所望する周波数の
信号を得るようにしているため、混合器から出力される
和差信号の周波数差を大きくすることができ、ＰＬＬ回
路のループフィルタの帯域幅を広げてもスプリアスの抑
制効果を低下させることなく、広帯域で高いＣ／Ｎの信
号を出力させることができる。

また、　ＰＬＬ回路の出力を分周しているため、さらに
いの改善された信号を得ることができる。

すなわち、出力に分周器を設け、その分局比に応じて和
差信号の周波数差を大きくできるので、ＰＬＬ回路のル
ープフィルタの帯域幅をさらに広げてロックさせ、それ
を分周して、所望の周波数になるような構成にすること
が可能となり、これにより、スプリアス、　Ｃ／’Ｈの
改善された信号を得ることができる。

また、ＦＤ回路を備え、　ＰＬＬ回路のロック周波数へ
の追込みの精度をよくしたので、ロックが確実でありス
ピードが速い。

第１２図は上記周波数検出器（ＦＤ）Ｊ８の具体例を示
すもので、第１および第２の周波数比較器２３．２４は
それぞれ周波数比較部２３ａ。

２４ｍの両端に第１および第２の分周器２３ｂ。

２４ｂおよび２３ｅ、２４ｃを備えている。これら第１
および第２の分周器２３ｂ、２４ｂおよび２３ｃ、２４
ｃは、基準周波数（Ｆ２）およびｖｃ。

Ｊ７から１／８分周器１７ａを介して与えられるｖＣＯ
出力周波数Ｆｏｕｔに対応したＦｏを制御部２７からの
データＮ、Ｈに基いて分周する。

なお、第１および第２の周波数比較器２３゜２４として
ＶＣＯ出力周波数Ｆ。ｕｔで直接動作するものを用いれ
ばＶ８分周器２７ａを省略することができる。

ここで、第１の分周器２３ｂ、２４ｂ側の分局値Ｒ７，
ＲＬは周波数比較部２３ｈ、２４ｂでの比較動作を可能
とする分局出力ｆ２を得るためのもので、固定値をとる
。

また、第２の分周器２３ｃ、２４ｃ側の分周値ＮＵ、Ｎ
Ｌは上記Ｆ０がｆｚと同一周波数となるように、周波数
設定部２８の設定に応じた値をとる。

すなわち、ＦＤｌＢは基準信号周波数Ｆ２に対し、上記
Ｎ。、ＮＬで定まる上限と下限のしきい値（この場合上
限＝Ｓ　Ｘ　ＮＵＸｆＺ　ｅ下限＝　８　Ｘ　ＮＬＸＦ
Ｐ　）ヲ有１．、ＶＣＯ出力周波数Ｆ。ｕｔがしきい値
外にあるとき、周波数比較部２４ｈ、２３ａからアップ
ノ４？ルスおよびダウンノぐルスを発生することにより
”ｏｕｔをしきい値内に引き込むように周波数制御する
ものである。

上記周波数比較部２４ｈ、２３ａからのアップパルスお
よびダウンパルスはアップダウン処理部２５のスイッチ
２５ａ、２５ｂに加えられる。このスイッチ２５ａ、２
５ｂはパルスが入力される度にオン／オフするもので、
オン期間において結合点２５ｃに＋１５Ｖまたは一１５
Ｖの電圧を出力する。この＋１５Ｖの電圧はｐ’　ｐ　
ノ４ルスとＰＤビートの加算および反転増幅を行なう第
１の増幅器１６ａならびにＯ〜３２Ｖの出力範囲へのオ
フセット移動および反転増幅を行なう第２の増幅器１６
ｂを介してループフィルタ１６の出力に重畳された状態
でＶＣｏ　１７の制御電圧入力端に加えられる。

この実施例では、ループフィルタ１６ｕ、　ＩＥＩの増
幅器１６ａ、第２の増幅器１６’ｒｉ、ラグリ−ドフィ
ルタ１６ｃから構成している。第１の増幅器１６゛ａは
積分機能を有するアクティブフィルタであり、ラグリー
ドフィルタ１６ｃとともにループの応答特性を決定づけ
ている。第２の増幅器１６ｂは、位相比較器１５の出力
を所定の位相でＶＣＯ１７に入力させるために設けられ
たもので。

必ずしも必要なものではない。

ノツチフィルター６ｄは、位相比較器１５から出力され
てくる固定の周波数成分を取除くために設けたものであ
る。これらの中でループフィルター６として不可欠な最
小限の構成要素は、積分作用をもつアクティブフィルタ
としての第１の増幅器１６＆である。

これにより、アップパルスのときはＶＣＯ１７の出力周
波数Ｆ。ｕｔが上昇制御され、ダウンパルスのときはＦ
。ｕｔが下降制御されることになる。

今、設定周波数Ｆ０に対する分局値をＮｏとするとＦｏ
／’Ｎ、　＝　ｆ。

つまり Ｆ＝Ｎ−ｆ ＯＣｚ の関係が成立し、これは設定周波数Ｆ　に対応するデー
タとして与えたＮ。に対し、　ＶＣＯ出力周波数Ｆｏｕ
ｔが設定周波数１０と同一であるということを意味して
いる。

ＦＤＩ、！？の機能は上述のようにしてｖＣＯ出力周波
数Ｆ。ｕｔを設定周波数Ｆ。の付近に引き込むことにあ
る。

例えば、Ｆ　　　＝１０００　ＭＨｚを設定周波数とす
る。ｕｔ ときの上限しきい値Ｆ。ｕｔｕを１００１　ＦｖＩＨｚ
とする。

ＦＰ　＝　１０　ＭＨｚ　、　Ｒｕ＝８０とすれば、ｆ
、＝１２５ｋＨｚとなる。

Ｆｏ；Ｆｏｕｔ／８であるので ｆｏｕ＝ＦＯｕｔｕ／８ ＝　１００１ＸＩＯ６／８＝１２５，１２５Ｘ１０６、
’、Ｎｕ＝：ｆｏ７へ ＝１２５，１２５Ｘ１０’／１２５Ｘ１０３＝１００１
とクリ、このＮｕは制御部２７から与える。そしてｆ２
＝ｆｏｕ／′Ｎｕ＝Ｉｏｏ＝１２５×１０３であるので ■　ｆｏｕ＞　１２５　ｋＨｚのときはｖｃｏ出カ周波
数を下降させるために上述したダウンパルスが出方され
る。

■　ｆｏｕ≦１２５　ｋＨｚのときは、いずれのパルス
も出力されない。

このような下降制御を模式的に示したのが第１３図Ａで
ある。

また、下限しきい値Ｆ。ｕｔＬ＝９９９ＭＨｚとすると
、ｆｏＬ＝Ｆｏｕ、Ｌ／／８＝１２４．８７５Ｘ１０６
ＮＬ＝ｆ０．／ｆ、　＝　９９９ となり、このＮＬを制御部２７がら与える。そして■　
ｆｏＬ＜　１２５　ｋＨｚのときはｖｃｏ出カ周波数ヲ
上昇させるために１上述したアップパルスが出力される
。

■　ｆｏＬ≧１２５　ｋＨｚのときは、いずれのパルス
も出力されない。

このような上昇制御を模式的に示したのが第１３図Ｂで
ある。

第１３図Ｃは、第１３図ＡおよびＢを合わせて示すもの
である。

なお、このような周波数制御は従来の単なる電圧制御に
よるものて比して、温度等の環境条件の変動に対して安
定性の点で好ましいものとすることができる。

また、このようにしてしきい値内に引き込まれたｖＣｏ
出力はＰＬＬ回路１４の帯域内に引き込まれなことにな
るので、これ以降は位相比較器（ＰＤ）ｌ５による基準
信号ＦＲ＝　１０００　ＭＨｚとの比較出力に基いた位
相同期制御がなされるようになる。

〔発明の効果〕

従って、以上詳述したように本発明によれば。

例えばオクターブの希望周波数帯域を分解能ΔＦの間隔
で信号を効率よく得ることができ、各信号はこれまでに
ない高信号純度を達成し、スプリアスを最小に抑えるこ
とができる周波数合成装置を提供することが可能となる
。

【図面の簡単な説明】

第１図は、本発明の第１の実施例による周波数合成装置
の示すブロック図、第２図は本発明の周波数合成装置を
用いて実現されるシンセサイズド信号発生器の概略的構
成を示すブロック図、第３図、第４図Ａ、Ｂはそれぞれ
第２図のシンセサイズド信号発生器によるＳＳＢ位相雑
音の代表特性を示す図、第５図はＳＳＢ位相雑音の低減
の背景を説明するための図、第６図乃至第８図はそれぞ
れ第１図の要部の具体例を示す構成説明図、第９図は本
発明の第２の実施例による周波数合成装置を示す１１７
２図、第１０図、第１１図は、第９図の要部の動作を説
明するための図、第１２図は第９図の周波数検出部の具
体例を示すブロック図、第１３図Ａ乃至第１３図Ｃは第
１２図の要部の動作を説−明するための図、第１４図、
第１５図はそれぞれ従来の異なる周波数合成装置を示す
概略構成図、第１６図Ａ、Ｂは第１５図の周波数合成装
置の動作を説明するための図である。 １１・・・第１の信号発生器、１２・・・第２の信号発
生器、１３・・・混合器、１４・・・周波数選択（ＰＬ
Ｌ　）回路、１５・・・周波数比較器、１７・・・ｖＣ
ｏ、１８・・・周波数検出部、２７・・・制御部、２８
・・・周波数設定部。

Claims (1)

1. 【特許請求の範囲】 制御部（２７）と、 周波数がＦ＿Ｐ＝ａ×｜Ｐ｜×ΔＦ（係数ａは正の奇数
   ：係数Ｐは整数）で示される周波数信号の１つを前記制
   御部により選択されて出力する第１の信号発生器（１１
   ）と、 周波数がＦ＿Ｑ＝ｂ×｜Ｑ｜×ΔＦ（係数ｂは係数ａを
   素因数分解したときの素因数の整数倍を除く正の整数；
   Ｑは整数で、かつ、｜Ｑ｜≦（ａ−１）／２を満足する
   ）で示される周波数信号の１つを前記制御部により選択
   されて出力する第２の信号発生器（１２）と、 前記第１の信号源からの周波数信号Ｆ＿Ｐと前記第２の
   信号源からの周波数信号Ｆ＿Ｑとを混合して出力する混
   合器（１３）と、 前記混合器が出力する周波数信号｜Ｆ＿Ｐ−Ｆ＿Ｑ｜又
   はＦ＿Ｐ＋Ｆ＿Ｑの何れかを選択して出力する周波数選
   択回路（１４）を備え、 前記制御部は、所定周波数ステップΔＦで設定された所
   望の周波数信号Ｆ＿ｉ＝ｍ×ΔＦ、係数ｍ＝０、１、２
   、・・・、ｎ、及びｍ／ａの商Ｔ及び余りｓを基に下記
   （１）式が成立する係数Ｐ及びＱの値を決定して、前記
   第１の信号発生器及び前記第２の信号発生器にそれぞれ
   所定の周波数を出力せしめるとともに、前記周波数選択
   回路に前記所望の周波数信号Ｆ＿ｉに一致する周波数信
   号｜Ｆ＿Ｐ−Ｆ＿Ｑ｜又はＦ＿Ｐ＋Ｆ＿Ｑを選択させる
   ことを特徴とした周波数合成装置。 Ｐ＝Ｔ＋（ｓ−ｂ×Ｑ）／ａ・・・・・（１）