JPH0315778B2 - - Google Patents
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- Publication number
- JPH0315778B2 JPH0315778B2 JP56050375A JP5037581A JPH0315778B2 JP H0315778 B2 JPH0315778 B2 JP H0315778B2 JP 56050375 A JP56050375 A JP 56050375A JP 5037581 A JP5037581 A JP 5037581A JP H0315778 B2 JPH0315778 B2 JP H0315778B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- address
- simulation
- sent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は複数のプロセツサが１つの共通バスに
接続されるマルチプロセツサシステムにおいて、
１つあるいは複数のプロセツサの機能を模擬する
時のシミユレーシヨン装置に関するものである。
接続されるマルチプロセツサシステムにおいて、
１つあるいは複数のプロセツサの機能を模擬する
時のシミユレーシヨン装置に関するものである。
従来この種のシミユレータは、実行する時点で
シミユレーシヨンデータの用意された順にシミユ
レーシヨンを行なうという方式がとられていたた
め、プロセツサの実存構成が変更される毎にそれ
に応じたシミユレーシヨンデータを用意しなけれ
ばならないという欠点があつた。
シミユレーシヨンデータの用意された順にシミユ
レーシヨンを行なうという方式がとられていたた
め、プロセツサの実存構成が変更される毎にそれ
に応じたシミユレーシヨンデータを用意しなけれ
ばならないという欠点があつた。
以下、その従来技術についてさらに具体例を上
げて説明する。
げて説明する。
あるシステム（例えば、交通管制システム）に
は、Ａ、Ｂ、Ｃ、Ｄなる各プロセツサを主体とす
る４枚のボードより成り立つとする。これを４人
の研究者Ａ、Ｂ、Ｃ、Ｄが仕様に基づき別々に開
発する場合に、開発内容（開発の困難性）からい
つて、Ａ、Ｂ、Ｃ、Ｄの順に開発が終了する見込
みを持つていれば、そのシミユレーシヨンデータ
としては、まずＡに対するシミユレーシヨン、次
にＡ＋Ｂに対するシユミレーシヨン、次にＡ＋Ｂ
＋Ｃに対するシミユレーシヨン、そして最終的に
Ａ＋Ｂ＋Ｃ＋Ｄに対するシミユレーシヨンが行わ
れるようにデータが組まれる。しかし、Ｂについ
てなんらかの理由でその開発が遅れてしまつた場
合、あるいはＡ、Ｃ、Ｄには影響を及ぼさないも
ののＢの一部に仕様の変更が生じた場合などで
は、Ｂの完成を待たなければＣ、Ｄのシミユレー
シヨンを行なうことができない。Ｃ、Ｄの開発が
先に終了し、その後にＢの開発が終了して、いざ
Ａ＋Ｂ＋Ｃ＋Ｄに対するシミユレーシヨンを実行
した結果、Ｃ、Ｄの一方にミスがあつてＣ、Ｄの
一方の再開発となつてしまつた様な場合は、期限
的にも大きなロスがある。
は、Ａ、Ｂ、Ｃ、Ｄなる各プロセツサを主体とす
る４枚のボードより成り立つとする。これを４人
の研究者Ａ、Ｂ、Ｃ、Ｄが仕様に基づき別々に開
発する場合に、開発内容（開発の困難性）からい
つて、Ａ、Ｂ、Ｃ、Ｄの順に開発が終了する見込
みを持つていれば、そのシミユレーシヨンデータ
としては、まずＡに対するシミユレーシヨン、次
にＡ＋Ｂに対するシユミレーシヨン、次にＡ＋Ｂ
＋Ｃに対するシミユレーシヨン、そして最終的に
Ａ＋Ｂ＋Ｃ＋Ｄに対するシミユレーシヨンが行わ
れるようにデータが組まれる。しかし、Ｂについ
てなんらかの理由でその開発が遅れてしまつた場
合、あるいはＡ、Ｃ、Ｄには影響を及ぼさないも
ののＢの一部に仕様の変更が生じた場合などで
は、Ｂの完成を待たなければＣ、Ｄのシミユレー
シヨンを行なうことができない。Ｃ、Ｄの開発が
先に終了し、その後にＢの開発が終了して、いざ
Ａ＋Ｂ＋Ｃ＋Ｄに対するシミユレーシヨンを実行
した結果、Ｃ、Ｄの一方にミスがあつてＣ、Ｄの
一方の再開発となつてしまつた様な場合は、期限
的にも大きなロスがある。
本発明はこれらの欠点を除去し、実存するプロ
セツサの構成とは独立にシミユレートが可能とな
る汎用的なマルチプロセツサシステムのシミユレ
ーシヨン装置を提供しようとするもので、その目
的を達成するために、 マルチプロセツサシステムとともに、クロツク
に同期して所定のタイミングで動作するマルチプ
ロセツサシステムにおけるシミユレーシヨン装置
において、 複数のプロセツサが共通に接続される共通バス
上に、現時点で接続されている実存プロセツサの
プロセツサアドレスを記憶するプロセツサ実存テ
ーブルと、 完成時のマルチプロセツサシステム間における
送受信データと同一のシミユレーシヨンデータ、
そのデータと対にして送信すべきプロセツサの送
信プロセツサアドレス、及び受信すべきプロセツ
サの受信プロセツサアドレスを記憶している記憶
手段と、 前記共通バス上にシミユレーシヨンデータが送
出される以前に、所定のタイミングで前記プロセ
ツサ実存テーブルに記憶されているプロセツサア
ドレスと、前記記憶手段から送出される前記送信
プロセツサアドレスとを比較して送信すべきプロ
セツサの実存を判断するするとともに、 前記共通バス上に送出されているシミユレーシ
ヨンデータを受信する以前に、所定のタイミング
で前記プロセツサ実存テーブルに記憶されている
プロセツサアドレスと、前記記憶手段から送出さ
れる前記受信プロセツサアドレスとを比較して受
信すべきプロセツサの実存を判断する比較回路
と、 前記比較回路により送信すべきプロセツサが実
存しないと判断されると、前記記憶手段に記憶さ
れている当該送信プロセツサアドレスに応じたシ
ミユレーシヨンデータを前記共通バスに送出し、
一方、実存すると判断されると、そのシミユレー
シヨンデータの送出を阻止する送信ゲート手段
と、 前記比較回路により受信すべきプロセツサが実
存しないと判断されると受信ステータスへの出力
を行い、一方、受信すべきプロセツサが実存する
と判断されると前記受信ステータスへの出力を阻
止すると同時に、 前記共通バス上を介して入力されるシミユレー
シヨンデータに対し、前記記憶手段が記憶するシ
ミユレーシヨンデータとのデータの一致状態を調
べた上で前記受信ステータスへの結果出力を行う
か否かを決定する受信一致・ゲート手段とを設け
たものである。
セツサの構成とは独立にシミユレートが可能とな
る汎用的なマルチプロセツサシステムのシミユレ
ーシヨン装置を提供しようとするもので、その目
的を達成するために、 マルチプロセツサシステムとともに、クロツク
に同期して所定のタイミングで動作するマルチプ
ロセツサシステムにおけるシミユレーシヨン装置
において、 複数のプロセツサが共通に接続される共通バス
上に、現時点で接続されている実存プロセツサの
プロセツサアドレスを記憶するプロセツサ実存テ
ーブルと、 完成時のマルチプロセツサシステム間における
送受信データと同一のシミユレーシヨンデータ、
そのデータと対にして送信すべきプロセツサの送
信プロセツサアドレス、及び受信すべきプロセツ
サの受信プロセツサアドレスを記憶している記憶
手段と、 前記共通バス上にシミユレーシヨンデータが送
出される以前に、所定のタイミングで前記プロセ
ツサ実存テーブルに記憶されているプロセツサア
ドレスと、前記記憶手段から送出される前記送信
プロセツサアドレスとを比較して送信すべきプロ
セツサの実存を判断するするとともに、 前記共通バス上に送出されているシミユレーシ
ヨンデータを受信する以前に、所定のタイミング
で前記プロセツサ実存テーブルに記憶されている
プロセツサアドレスと、前記記憶手段から送出さ
れる前記受信プロセツサアドレスとを比較して受
信すべきプロセツサの実存を判断する比較回路
と、 前記比較回路により送信すべきプロセツサが実
存しないと判断されると、前記記憶手段に記憶さ
れている当該送信プロセツサアドレスに応じたシ
ミユレーシヨンデータを前記共通バスに送出し、
一方、実存すると判断されると、そのシミユレー
シヨンデータの送出を阻止する送信ゲート手段
と、 前記比較回路により受信すべきプロセツサが実
存しないと判断されると受信ステータスへの出力
を行い、一方、受信すべきプロセツサが実存する
と判断されると前記受信ステータスへの出力を阻
止すると同時に、 前記共通バス上を介して入力されるシミユレー
シヨンデータに対し、前記記憶手段が記憶するシ
ミユレーシヨンデータとのデータの一致状態を調
べた上で前記受信ステータスへの結果出力を行う
か否かを決定する受信一致・ゲート手段とを設け
たものである。
第１図は本発明が適用されるマルチプロセツサ
システムの構成を示すものであり、共通バス１に
複数のプロセツサ２１，２２，…２Ｎ及びシミユ
レータ３が接続されており、シミユレータ３は共
通バス１を介して、予め準備されているデータを
プロセツサ２１，２２，…２Ｎと送受信を行な
う。
システムの構成を示すものであり、共通バス１に
複数のプロセツサ２１，２２，…２Ｎ及びシミユ
レータ３が接続されており、シミユレータ３は共
通バス１を介して、予め準備されているデータを
プロセツサ２１，２２，…２Ｎと送受信を行な
う。
第２図は本発明に利用されるシミユレータ３の
構成例を示すものであり、以下本発明の詳細をこ
れに従つて説明する。
構成例を示すものであり、以下本発明の詳細をこ
れに従つて説明する。
１は共通バスであり、４は共通バスへの送信バ
ツフア、５は受信バツフアである。共通バス１に
接続されているプロセツサのアドレスはプロセツ
サ実存テーブル６に保持されている。
ツフア、５は受信バツフアである。共通バス１に
接続されているプロセツサのアドレスはプロセツ
サ実存テーブル６に保持されている。
一方、記憶部には送信、受信を指定する各プロ
セツサアドレス８に対応させて各シミユレーシヨ
ンデータ７が記憶されている。第３図にそのデー
タ形式を示す。同図に示すように、受信プロセツ
サアドレスおよび送信プロセツサアドレス８はシ
ミユレーシヨンデータ７とともに共通バス１との
送受信データ中に含まれており、シミユレータ３
は共通バス１上のすべてのデータを受信できる構
成をとつている。比較回路９は、プロセツサ実存
テーブル６のアドレスとプロセツサアドレス８の
アドレスを比較して、共通バス１に接続された実
存するプロセツサへシミユレーシヨンデータ７を
送信するのかまたは実存するプロセツサからデー
タを受信するのかが判断され、これに応じて送信
ゲート１０または受信ゲート１１が制御される。
セツサアドレス８に対応させて各シミユレーシヨ
ンデータ７が記憶されている。第３図にそのデー
タ形式を示す。同図に示すように、受信プロセツ
サアドレスおよび送信プロセツサアドレス８はシ
ミユレーシヨンデータ７とともに共通バス１との
送受信データ中に含まれており、シミユレータ３
は共通バス１上のすべてのデータを受信できる構
成をとつている。比較回路９は、プロセツサ実存
テーブル６のアドレスとプロセツサアドレス８の
アドレスを比較して、共通バス１に接続された実
存するプロセツサへシミユレーシヨンデータ７を
送信するのかまたは実存するプロセツサからデー
タを受信するのかが判断され、これに応じて送信
ゲート１０または受信ゲート１１が制御される。
次に動作を説明する。まずプロセツサ実存テー
ブル６のアドレスとプロセツサアドレス８の内容
が比較回路９で比較され、送信プロセツサが実存
するか否かが判定される。送信プロセツサが実存
するときは送信ゲート１０は閉じておりシミユレ
ーシヨンデータ７は送信されず、実存する送信プ
ロセツサのデータが共通バス１に取り込まれる。
一方送信プロセツサが実存しないときは、比較回
路９の出力により送信ゲート１０が開きシミユレ
ーシヨンデータ７が送信バツフア４を経て共通バ
ス１に出力される。こうして共通バス１上にデー
タが存在するようになる。
ブル６のアドレスとプロセツサアドレス８の内容
が比較回路９で比較され、送信プロセツサが実存
するか否かが判定される。送信プロセツサが実存
するときは送信ゲート１０は閉じておりシミユレ
ーシヨンデータ７は送信されず、実存する送信プ
ロセツサのデータが共通バス１に取り込まれる。
一方送信プロセツサが実存しないときは、比較回
路９の出力により送信ゲート１０が開きシミユレ
ーシヨンデータ７が送信バツフア４を経て共通バ
ス１に出力される。こうして共通バス１上にデー
タが存在するようになる。
一方共通バス１上のデータを受信バツフア５は
常時取り込む。そして、プロセツサ実存テーブル
のアドレスとプロセツサアドレス８の内容が比較
回路９で比較され、受信プロセツサが実存するか
否かが判定される。受信プロセツサが実存する場
合は受信ゲート１１は閉じており、共通バス１上
のデータが当該受信プロセツサに送られて処理が
行われるのみで、受信ステータス１３にその結果
は送信されない。一方、実存しない場合は比較回
路９の出力により受信ゲート１１が開いており、
受信バツフア５に取り込まれていたデータとシミ
ユレーシヨンデータ７が等しいかどうかが一致回
路１２で調べられた結果（但し、一致回路１２は
受信プロセツサが実存するか否かにはかかわら
ず、常時その一致を調べている。）が受信ゲート
１１を経て受信ステータス１３に状態を表わすビ
ツトとして格納される。この受信データとシミユ
レーシヨンデータとの比較は、実際の受信データ
と予め用意しておいた受信用のデータとが等しい
か否かを調べるために行われ、この結果により実
存プロセツサの機能の確認が行われる。
常時取り込む。そして、プロセツサ実存テーブル
のアドレスとプロセツサアドレス８の内容が比較
回路９で比較され、受信プロセツサが実存するか
否かが判定される。受信プロセツサが実存する場
合は受信ゲート１１は閉じており、共通バス１上
のデータが当該受信プロセツサに送られて処理が
行われるのみで、受信ステータス１３にその結果
は送信されない。一方、実存しない場合は比較回
路９の出力により受信ゲート１１が開いており、
受信バツフア５に取り込まれていたデータとシミ
ユレーシヨンデータ７が等しいかどうかが一致回
路１２で調べられた結果（但し、一致回路１２は
受信プロセツサが実存するか否かにはかかわら
ず、常時その一致を調べている。）が受信ゲート
１１を経て受信ステータス１３に状態を表わすビ
ツトとして格納される。この受信データとシミユ
レーシヨンデータとの比較は、実際の受信データ
と予め用意しておいた受信用のデータとが等しい
か否かを調べるために行われ、この結果により実
存プロセツサの機能の確認が行われる。
なお、実存プロセツサの確認については以下の
とおりである。すなわち、もし実存プロセツサに
おいて誤動作があれば、当然のことながら受信ス
テータス１３に受信される結果においても本来の
結果と異なるものが受信される。あるいは、その
可能性が高いものと予測できる。そのような際に
その誤動作をおこしたプロセツサを見出すには、
実在プロセツサの中から最も誤動作を生じたと思
われるプロセツサを受信ステータス１３に記憶さ
れた内容から予測し、そのプロセツサをシステム
から切り離して再度本発明のシミユレーシヨンを
実施してその結果（受信ステータス１３に記憶さ
れる内容）を確認すれば良いということになる。
とおりである。すなわち、もし実存プロセツサに
おいて誤動作があれば、当然のことながら受信ス
テータス１３に受信される結果においても本来の
結果と異なるものが受信される。あるいは、その
可能性が高いものと予測できる。そのような際に
その誤動作をおこしたプロセツサを見出すには、
実在プロセツサの中から最も誤動作を生じたと思
われるプロセツサを受信ステータス１３に記憶さ
れた内容から予測し、そのプロセツサをシステム
から切り離して再度本発明のシミユレーシヨンを
実施してその結果（受信ステータス１３に記憶さ
れる内容）を確認すれば良いということになる。
以下、上述した本発明のシミユレーシヨン方式
の、より具体的な動作を第１図、並びに第３図ｂ
を参照しながら説明する。
の、より具体的な動作を第１図、並びに第３図ｂ
を参照しながら説明する。
なお、以下の説明では第１図において、システ
ムのプロセツサは２１，２２，２３，２４の４個
とし、その内の２３のプロセツサがシステム上で
欠如しているものとする。よつて、プロセツサ実
在テーブル６には２１，２２，２４の３つのプロ
セツサアドレスが保持されている。一方、記憶部
に記憶されているシミユレーシヨンデータ７とし
ては第３図ｂに示すように全てデータ長が「１」
のイ，ロ，ハ，ニの４つとする（但し、各シミユ
レーシヨンデータ７には、各受信プロセツサアド
レス及び送信プロセツサアドレスが対応して記憶
されている）とともに、各プロセツサ２１，２
２，２４には自己の送信に関して同一のシミユレ
ーシヨンデータを保持しており、受信に関しては
対応する一定の処理を実行するものとする。ま
た、当然のことながら、システム全体の同期は取
れているものとする。
ムのプロセツサは２１，２２，２３，２４の４個
とし、その内の２３のプロセツサがシステム上で
欠如しているものとする。よつて、プロセツサ実
在テーブル６には２１，２２，２４の３つのプロ
セツサアドレスが保持されている。一方、記憶部
に記憶されているシミユレーシヨンデータ７とし
ては第３図ｂに示すように全てデータ長が「１」
のイ，ロ，ハ，ニの４つとする（但し、各シミユ
レーシヨンデータ７には、各受信プロセツサアド
レス及び送信プロセツサアドレスが対応して記憶
されている）とともに、各プロセツサ２１，２
２，２４には自己の送信に関して同一のシミユレ
ーシヨンデータを保持しており、受信に関しては
対応する一定の処理を実行するものとする。ま
た、当然のことながら、システム全体の同期は取
れているものとする。
(1) シミユレーシヨンデータイの扱い
まず、シミユレーシヨンデータイ、すなわち、
受信プロセツサアドレスの「22」及び送信プロセ
ツサアドレスの「21」が比較回路９に送出される
とともに、その各アドレスに対応するデータ長
「１」とデータ「Ａ」が記憶部から送信ゲート１
０、及び一致回路１２に送出される。
受信プロセツサアドレスの「22」及び送信プロセ
ツサアドレスの「21」が比較回路９に送出される
とともに、その各アドレスに対応するデータ長
「１」とデータ「Ａ」が記憶部から送信ゲート１
０、及び一致回路１２に送出される。
比較回路９ではその送出された受信プロセツサ
アドレス「22」及び送信プロセツサアドレス
「21」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２１は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ａ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
アドレス「22」及び送信プロセツサアドレス
「21」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２１は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ａ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
この間、実在するプロセツサ２１は同じく実在
するプロセツサ２２に向けてシミユレーシヨンデ
ータイを共通バス１上に送出している。
するプロセツサ２２に向けてシミユレーシヨンデ
ータイを共通バス１上に送出している。
この送出されたシミユレーシヨンデータイは実
在するプロセツサ２２で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータイ
と、受信バツフア５の出力（具体的には双方のデ
ータＡに対応するもの）とを比較し、その一致、
不一致状態を、例えばフラグのような情報として
出力する。
在するプロセツサ２２で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータイ
と、受信バツフア５の出力（具体的には双方のデ
ータＡに対応するもの）とを比較し、その一致、
不一致状態を、例えばフラグのような情報として
出力する。
ところで、予め比較回路９では受信プロセツサ
アドレス「22」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２２は存在する
ため、受信ゲート１１は閉じており、一致回路１
２の結果は受信ステータス１３には送出されな
い。
アドレス「22」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２２は存在する
ため、受信ゲート１１は閉じており、一致回路１
２の結果は受信ステータス１３には送出されな
い。
この一連の処理が終了してから、次のステツプ
へ進む。
へ進む。
(2) シミユレーシヨンデータロの扱い
次に、シミユレーシヨンデータロ、すなわち、
受信プロセツサアドレス「23」及び送信プロセツ
サアドレス「22」が比較回路９に送出されるとと
もに、その各アドレスに対応するデータ長「１」
とデータ「Ｂ」が記憶部から送信ゲート１０、及
び一致回路１２に送出される。
受信プロセツサアドレス「23」及び送信プロセツ
サアドレス「22」が比較回路９に送出されるとと
もに、その各アドレスに対応するデータ長「１」
とデータ「Ｂ」が記憶部から送信ゲート１０、及
び一致回路１２に送出される。
比較回路９ではその送出された受信プロセツサ
アドレス「23」及び送信プロセツサアドレス
「22」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２２は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ｂ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
アドレス「23」及び送信プロセツサアドレス
「22」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２２は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ｂ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
この間、実在するプロセツサ２２は同じく実在
しないプロセツサ２３に向けてシミユレーシヨン
データロを共通バス１上に送出している。
しないプロセツサ２３に向けてシミユレーシヨン
データロを共通バス１上に送出している。
この送出されたシミユレーシヨンデータロはプ
ロセツサ２３が実在しないため、シミユレータ３
の受信バツフア５のみに受信される。一致回路１
２では予め記憶部から送出されているシミユレー
シヨンデータロと、受信バツフア５の出力（具体
的には双方のデータＢに対応するもの）とを比較
し、その一致、不一致状態を出力する。
ロセツサ２３が実在しないため、シミユレータ３
の受信バツフア５のみに受信される。一致回路１
２では予め記憶部から送出されているシミユレー
シヨンデータロと、受信バツフア５の出力（具体
的には双方のデータＢに対応するもの）とを比較
し、その一致、不一致状態を出力する。
ところで、予め比較回路９では受信プロセツサ
アドレス「23」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２３は存在しな
いため、受信ゲート１１は開かれており、一致回
路１２の結果は受信ステータス１３に送出され
る。
アドレス「23」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２３は存在しな
いため、受信ゲート１１は開かれており、一致回
路１２の結果は受信ステータス１３に送出され
る。
この一連の処理が終了してから、次のステツプ
へ進む。
へ進む。
(3) シミユレーシヨンデータハの扱い
次にシミユレーシヨンデータハ、すなわち、受
信プロセツサアドレス「24」及び送信プロセツサ
アドレス「23」が比較回路９に送出されるととも
に、その各アドレスに対応するデータ長「１」と
データ「Ｃ」が記憶部から送信ゲート１０、及び
一致回路１２に送出される。
信プロセツサアドレス「24」及び送信プロセツサ
アドレス「23」が比較回路９に送出されるととも
に、その各アドレスに対応するデータ長「１」と
データ「Ｃ」が記憶部から送信ゲート１０、及び
一致回路１２に送出される。
比較回路９ではその送出された受信プロセツサ
アドレス「24」及び送信プロセツサアドレス
「23」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２３は存在しないため、送信ゲー
ト１０は開かれ、データ長「１」とデータ「Ｃ」
は送信バツフア４を介して、共通バス１に送出さ
れる。
アドレス「24」及び送信プロセツサアドレス
「23」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２３は存在しないため、送信ゲー
ト１０は開かれ、データ長「１」とデータ「Ｃ」
は送信バツフア４を介して、共通バス１に送出さ
れる。
そして、プロセツサ２３は実在しないため、プ
ロセツサ２４に向けてシミユレータ３から送出さ
れたシミユレーシヨンデータハのみが共通バス１
上に存在している。
ロセツサ２４に向けてシミユレータ３から送出さ
れたシミユレーシヨンデータハのみが共通バス１
上に存在している。
この送出されたシミユレーシヨンデータハは実
在するプロセツサ２４で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータハ
と、受信バツフア５の出力（具体的には双方のデ
ータＣに対応するもの）とを比較し、その一致、
不一致状態を出力する。
在するプロセツサ２４で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータハ
と、受信バツフア５の出力（具体的には双方のデ
ータＣに対応するもの）とを比較し、その一致、
不一致状態を出力する。
ところで、予め比較回路９では受信プロセツサ
アドレス「24」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２４は存在する
ため、受信ゲート１１は閉じられており、一致回
路１２の結果は受信ステータス１３に送出されな
い。
アドレス「24」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２４は存在する
ため、受信ゲート１１は閉じられており、一致回
路１２の結果は受信ステータス１３に送出されな
い。
(4) シミユレーシヨンデータニの扱い
次に、シミユレーシヨンデータニ、すなわち、
受信プロセツサアドレスの「21」及び送信プロセ
ツサアドレスの「24」が比較回路９に送出される
とともに、その各アドレスに対応するデータ長
「１」とデータ「Ｄ」が記憶部から送信ゲート１
０、及び一致回路１２に送出される。
受信プロセツサアドレスの「21」及び送信プロセ
ツサアドレスの「24」が比較回路９に送出される
とともに、その各アドレスに対応するデータ長
「１」とデータ「Ｄ」が記憶部から送信ゲート１
０、及び一致回路１２に送出される。
比較回路９ではその送出された受信プロセツサ
アドレス「21」及び送信プロセツサアドレス
「24」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２４は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ｄ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
アドレス「21」及び送信プロセツサアドレス
「24」をプロセツサ実在テーブル６を参照しなが
ら、各アドレスが指し示すところのプロセツサが
システム上で実在するか否か調べる。その結果、
送信プロセツサ２４は存在するため、送信ゲート
１０は閉じられ、データ長「１」とデータ「Ｄ」
は送信バツフア４には送出されず、よつて共通バ
ス１にも送出されない。
この間、実在するプロセツサ２４は同じく実在
するプロセツサ２１に向けてシミユレーシヨンデ
ータニを共通バス１上に送出している。
するプロセツサ２１に向けてシミユレーシヨンデ
ータニを共通バス１上に送出している。
この送出されたシミユレーシヨンデータニは実
在するプロセツサ２１で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータニ
と、受信バツフア５の出力（具体的には双方のデ
ータＤに対応するもの）とを比較し、その一致、
不一致状態を出力する。
在するプロセツサ２１で受信され一定の処理が実
行されるとともに、シミユレータ３の受信バツフ
ア５にも受信される。一致回路１２では予め記憶
部から送出されているシミユレーシヨンデータニ
と、受信バツフア５の出力（具体的には双方のデ
ータＤに対応するもの）とを比較し、その一致、
不一致状態を出力する。
ところが、予め比較回路９では受信プロセツサ
アドレス「21」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２１は存在する
ため、受信ゲート１１は閉じられており、一致回
路１２の結果は受信ステータス１３に送出されな
い。
アドレス「21」に関してプロセツサ実在テーブル
６を参照しながら、アドレスが指し示すところの
プロセツサがシステム上で実在するか否か調べて
おり、その結果、受信プロセツサ２１は存在する
ため、受信ゲート１１は閉じられており、一致回
路１２の結果は受信ステータス１３に送出されな
い。
以上本実施例ではこのような構造であるため
に、シミユレータに用意するデータはマルチプロ
セツサの構成とは独立に準備でき、さらにシミユ
レータとの入出力動作は、外部のプロセツサ構成
により自動的に決定される。
に、シミユレータに用意するデータはマルチプロ
セツサの構成とは独立に準備でき、さらにシミユ
レータとの入出力動作は、外部のプロセツサ構成
により自動的に決定される。
以上のように、本発明は、今後マイクロプロセ
ツサを主体としたマルチプロセツサシステムが多
方面に応答されてゆくと思われるが、この時途中
まで設計されたプロセツサの機能の確認におい
て、本発明によるシミユレーシヨン装置がシミユ
レーシヨンデータの準備の容易性、シミユレーシ
ヨン動作の汎用性からその工業的価値は大である
と言える。
ツサを主体としたマルチプロセツサシステムが多
方面に応答されてゆくと思われるが、この時途中
まで設計されたプロセツサの機能の確認におい
て、本発明によるシミユレーシヨン装置がシミユ
レーシヨンデータの準備の容易性、シミユレーシ
ヨン動作の汎用性からその工業的価値は大である
と言える。
第１図は本発明の適用されるマルチプロセツサ
システム構成を示すブロツク図、第２図は本発明
に使用されるシミユレータの構成例を示すブロツ
ク図、第３図は本発明におけるシミユレーシヨン
の対象となる共通バス上のデータ形式の実施例を
示す図である。 １……共通バス、３……シミユレータ、４……
送信バツフア、５……受信バツフア、６……プロ
セツサ実存テーブル、７……シミユレーシヨンデ
ータ、８……送受信プロセツサアドレス、９……
比較回路、１０……送信ゲート、１１……受信ゲ
ート、１２……一致回路、１３……受信ステータ
ス、２１，２２，…２Ｎ……プロセツサ。
システム構成を示すブロツク図、第２図は本発明
に使用されるシミユレータの構成例を示すブロツ
ク図、第３図は本発明におけるシミユレーシヨン
の対象となる共通バス上のデータ形式の実施例を
示す図である。 １……共通バス、３……シミユレータ、４……
送信バツフア、５……受信バツフア、６……プロ
セツサ実存テーブル、７……シミユレーシヨンデ
ータ、８……送受信プロセツサアドレス、９……
比較回路、１０……送信ゲート、１１……受信ゲ
ート、１２……一致回路、１３……受信ステータ
ス、２１，２２，…２Ｎ……プロセツサ。
Claims (1)
- 【特許請求の範囲】 １ マルチプロセツサシステムとともに、クロツ
クに同期して所定のタイミングで動作するマルチ
プロセツサシステムにおけるシミユレーシヨン装
置において、 複数のプロセツサが共通に接続される共通バス
上に、現時点で接続されている実存プロセツサの
プロセツサアドレスを記憶するプロセツサ実存テ
ーブルと、 完成時のマルチプロセツサシステム間における
送受信データと同一のシミユレーシヨンデータ、
そのデータと対にして送信すべきプロセツサの送
信プロセツサアドレス、及び受信すべきプロセツ
サの受信プロセツサアドレスを記憶している記憶
手段と、 前記共通バス上にシミユレーシヨンデータが送
出される以前に、所定のタイミングで前記プロセ
ツサ実存テーブルに記憶されているプロセツサア
ドレスと、前記記憶手段から送出される前記送信
プロセツサアドレスとを比較して送信すべきプロ
セツサの実存を判断するするとともに、 前記共通バス上に送出されているシミユレーシ
ヨンデータを受信する以前に、所定のタイミング
で前記プロセツサ実存テーブルに記憶されている
プロセツサアドレスと、前記記憶手段から送出さ
れる前記受信プロセツサアドレスとを比較して受
信すべきプロセツサの実存を判断する比較回路
と、 前記比較回路により送信すべきプロセツサが実
存しないと判断されると、前記記憶手段に記憶さ
れている当該送信プロセツサアドレスに応じたシ
ミユレーシヨンデータを前記共通バスに送出し、
一方、実存すると判断されると、そのシミユレー
シヨンデータの送出を阻止する送信ゲート手段
と、 前記比較回路により受信すべきプロセツサが実
存しないと判断されると受信ステータスへの出力
を行い、一方、受信すべきプロセツサが実存する
と判断されると前記受信ステータスへの出力を阻
止すると同時に、 前記共通バス上を介して入力されるシミユレー
シヨンデータに対し、前記記憶手段が記憶するシ
ミユレーシヨンデータとのデータの一致状態を調
べた上で前記受信ステータスへの結果出力を行う
か否かを決定する受信一致・ゲート手段と を具備するマルチプロセツサシステムにおけるシ
ミユレーシヨン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050375A JPS57164363A (en) | 1981-04-02 | 1981-04-02 | Simulation system in multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050375A JPS57164363A (en) | 1981-04-02 | 1981-04-02 | Simulation system in multi-processor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164363A JPS57164363A (en) | 1982-10-08 |
| JPH0315778B2 true JPH0315778B2 (ja) | 1991-03-01 |
Family
ID=12857128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56050375A Granted JPS57164363A (en) | 1981-04-02 | 1981-04-02 | Simulation system in multi-processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164363A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161737A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | マイクロプロセツサシステム |
| JP2590179B2 (ja) * | 1988-02-16 | 1997-03-12 | 富士通株式会社 | 並列論理シミュレーション制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141759A (en) * | 1981-02-26 | 1982-09-02 | Nec Corp | Data processing system |
| JPS57143669A (en) * | 1981-02-28 | 1982-09-04 | Omron Tateisi Electronics Co | Debugging device for multiprocessor system |
-
1981
- 1981-04-02 JP JP56050375A patent/JPS57164363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164363A (en) | 1982-10-08 |
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