JPH02132548A - 並列プロセツサのデバツグ支援方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は並列プロセッサに係り、特にプログラムのデバ
ッグを支援するのに好適な並列プロセッサのデバッグ支
援に関する。

〔従来の技術〕

従来、複数台のプロセッサと任意のプロセッサ間でデー
タ転送が可能なデータ転送路により構成される並列プロ
セッサには、たとえば特開昭６１−１８２３６１号が挙
げられる。

この並列プロセッサにおいてプロセッサ間データ転送処
理は以下のようになる。

データ送信側のプロセッサにおいては、プロセッサ内の
データ送信装置により送り先プロセッサ番号，データ識
別子および転送データをデータ転送路に送り出す。

一方、データ受信側のプロセッサでは、データ転送より
送られてきたデータ識別子と転送データを連想記憶に保
持する。このとき、その連想記憶上の記憶場所の内容が
有効であることを示す（即ち、転送データが届いたこと
を示す）有効ビットを１にする。

そして、データ受信側のプロセッサ内で、実行する命令
がその転送データを必要とする場合には、その命令で指
定されているデータ識別子を用いて、連想記憶からそれ
に対応する有効ビットが１であることを確認して転送デ
ータを読出すようになっている。

〔発明が解決しようとするａ題〕

上記従来技術では、転送データが演算に必要な場合、転
送データが届いていることを確認してから転送データを
読出すようになっている。しかし、データ転送路から転
送データが届いた場合、それに対応する連想記憶上の記
憶場所の内容が無効である（あるいは、既にそのプロセ
ッサ内で使用された）ことを確認せず、対応する連想記
憶に書込むようになっている。

このため、たとえば２つの異なる転送データで、それら
のデータ識別子が誤って同じになった場合、あるいは、
意識的にデータ識別子を同じにしたがプロセッサ間の同
期がうまくとれていない場合等で，データ受信側のプロ
セッサ内で転送データの上署きが生じ、そのプロセッサ
では受信すべきデータの数が合わなくなる。その結果、
そのプロセッサでは受信すべきデータを待ち続ける状態
になり、並列プロセッサ全体のプログラムの実行がいつ
までも終了しないことになる。

従来技術では上記の点について配慮がされておらず、プ
ログラマが並列プロセッサのプログラム実行が終了しな
い原因、転送データの上書きがどこで生じたか等が十分
に把握できず、並列プロセッサのプログラムデバッグの
効率が悪くなるという問題があった。

本発明の目的は、プログラマに転送データの上書きがあ
ったか否かを報告し、並列プロセッサのプログラムデバ
ッグの効率を向上させる並列プロセッサのデバッグ支援
を提供する。

〔課題を解決するための手段〕

上記目的は、転送データの上書きが生じた場合、そのこ
とを記憶しておき、プログラムの実行が終了した後（た
とえばプログラマの介入による中断、プロセッサ使用時
間のオーバーによる中断等）、プログラマにそのことを
報告することにより達成される． このため，データ転送路からデータ識別子および転送デ
ータが届いたとき、そのデータ識別子を基に連想記憶上
の記憶場所の内容が無効であるか否かをチェックする手
段１，および、前記チェック手段の結果、無効でないな
ら、その連想記憶で保持されている転送データを読出し
，それに対応するデータ識別子を共に一時記憶する手段
２を設ける。

〔作用〕

データ転送路からデータ識別子と転送データが届いた場
合，まず、手段１によりそのデータ識別子を基にそれに
対応する連想記憶の内容が無効であるか否かをチェック
する。もし無効であるならば、連想記憶にその転送デー
タを書込み、その連想記憶の内容が有効であることを示
す有効ビットを１にする。もし無効でないならば（即ち
、有効ビットが１），その連想記憶で保持されている転
送データを読出し、それに対応するデータ識別子と共に
手段２に記憶する。また、データ転送路から届いた転送
データは上記手段２の書込み後，上記無効である場合と
同じ処理を行なう。

プロセッサ間のデータ転送を上記で示したように行ない
ながら、並列プロセッサのプログラムを実行する。そし
て、並列プロセッサのプログラムの実行が終了したとき
、転送データの上書きが生じたプロセッサは制御プロセ
ッサに対して上書きが生じたことを報告する。上記報告
を受けた制御プロセッサはそのプロセッサで保持する手
段２の内容を読出し，プログラマに通知する。

これにより、プログラマに転送データの上書きが生じた
ことが報告できるので、並列プロセッサのプログラムデ
バッグの効率を向上することができる。

Ｃ実施例〕 以下、本発明の一実施例を図を用いて説明する。

第１図は並列プロセッサの全体構成を示している。

１０１は任意のプロセッサ間でデータ転送が可能なデー
タ転送路であり，データパケット１０２の受信プロセッ
サ番号１０３を用いて目的のプロセッサにデータを送る
機能を持つ。ここで、データパケット１０２は、転送デ
ータを受信するプロセッサ番号（ＰＥ＃）１０３．転送
データの識別子（Ｋｅｙ）　１　０　４、および転送デ
ータ（Ｄａｔａ）　１　０　５から構成される。このデ
ータ転送路１０１はクロスパスイツチ、多段スイッチネ
ットワーク，バス等いろいろな構成を考えることができ
る．１０６は制御プロセッサであり、複数台のプロセッ
サ１１０〜１１１間でのデータの転送や実行開始指示，
実行停止指示等の種々の制御を行なうものである。

また、プロセッサ１１０〜１１１は、ここでは２台のみ
示しているが，本発明ではその台数が２台以上であって
もよい．各プロセッサ１１０〜１１１はデータ受信装置
１２０，データ送信装置ｌ３０，命令プロセッサ１４０
、およびローカル．く憶１５０から構成される。

命令プロセッサ１４０はローカル記憶１５０から命令を
読出し，それを解読，実行するものである．データ送信
装置１３０はデータパケット１０２を生成し、データ転
送路１０１に送り出すものである．データ受信装置１２
０は、データ転送路１０１より送られてきたデータパケ
ット１０２を入力し、そのデータ識別子１０４，転送デ
ータ１０５を記憶するものである。

次に第１図を用いて並列プロセッサのデバッグ支援方法
について述べる。ここで説明するデータ転送方式は特開
昭６１−１８２３６１号で開示されているものであるが
、本発明では特にこれに特定するものではない。

まず，データ送信側プロセッサにおけるデータ送信処理
は、命令プロセッサ１４０がデータ送信命令を解読し，
データ送信装置１３０に起動をかけることにより行なわ
れる。データ送信装置１３０は、起動指示に従ってデー
タパケット１０２を生成し、データ転送路１０１に送信
する５このとき，デΣタ送信装Ｒ１３０と命令プロセッ
サ１４０とが非同期動作し、命命プロセッサ１４０はデ
ータ送信装置１３０に起動をかけるのみで、データ転送
に必要な処理をデータ送信装置１３０にまかせる． 次に、データ受信側のプロセッサにおけるデータ受信処
理について述べる。データ送信側のプロセッサから送り
出されたデータパケット１０２は、データ転送路１０１
により目的のプロセッサに送信される。

データ受信側のプロセッサでは、データ転送路１０１か
らデータパケット１０２が届くと、ネツ１−ワークイン
タフェース制御１２２により入力レジスタ１２１に保持
する。そして、入力レジスタ１２１で保持されたデータ
識別子（Ｋｅｙ）を用いて、それに対応する連想記憶１
２４の内容が無効であるか否かを示す有効ビット（Ｖ）
を連想記憶１２４から読出す．読出された有効ビットは
信号線１５０を用いて連想記憶上書き制御１２６に送ら
れる。

連想記憶上書き制御１２６はその有効ビット（Ｖ）が１
（即ち、連想記憶１２４に転送データが保持されており
、まだ命令プロセッサ１４０から読出されていない）を
示すとき、連想記憶１２４から同時に読出されている転
送データ（Ｄａｔａ）とそのデータ識別子（　Ｋ　ｅｙ
）を上書きバツファ１２７に書込む．一方，有効ビット
（Ｖ）が０（即ち、連想記憶１２４に転送データが保持
されていない）を示すとき、連想記憶上書き制御１２６
は何もしない。また、データ識別子（Ｋｅｙ）により連
想記憶１２４から読出された有効ビット（Ｖ）は連想記
憶アクセス制御１２３にも送られる。

連想記憶アクセス制御１２３では、有効ビット（Ｖ）が
１のとき上書きバツファ１２７への書込み後に、また、
有効ビット（Ｖ）が０のとき直ちに、入力レジスタ１２
１に保持された転送データを連想記憶１２４に書込む。

また、これと同時に連想記憶１２４の有効ビット（Ｖ）
を１にする。

一方、命令プロセッサ１４０が転送データを必要とする
場合，命令プロセッサ１４０から信号線１５１を用いて
受信制御１２５にデータ識別子（Ｋｅｙ）を送る．受信
制御１２５では、そのデータ識別子を基に連想記憶１２
４で保持される転送データ（Ｄａｔａ）とその有効ビッ
ト（Ｖ）を読出す。

そして、読出した有効ビット（Ｖ）が１を示すとき、そ
の転送データを信号線１５２を用いて命令プロセッサ１
４０に渡す。また、同時に信号線１５３を用いて、読出
した連想記憶１２４の有効ビットをＯにすることを連想
記憶アクセス制御１２３に依頼する。一方、読出した有
効ビット（Ｖ）がＯを示すとき，データ転送路１０１か
ら対応する転送データが届くまで待つ。

プロセッサ間のデータ転送を上記で示したように行ない
ながら、並列プロセッサのプログラムを実行する。そし
て、そのプログラムの実行が終了した後（たとえばプロ
グラマの介入による中断、プロセッサ使用時間のオーバ
ーによる中断，正常終了等）、各プロセッサ１１０〜１
１１で連想記憶の上書きが生じている場合は制御プロセ
ッサ１０６に報告する。

制御プロセッサ１０６に報告する手段としては、命令プ
ロセッサ１４０が上書きが生じたか否かを信号線１５４
により判定し、生じているならば、それを公知技術の割
込み手段を用いて制御プロセッサ１０６に伝える等いろ
いろ考えられる。

また、制御プロセッサ１０６では上記の報告を受けると
、各プロセッサ１１０〜１１１の上書きバツファ１２７
の読出しを命令プロセッサ１４０介して行なう。

第２図は、第１図の実施例における転送データの上書き
が生じた場合のそのデータ識別子と転送データを一時記
憶することなく、直ちに、制御プロセッサに報告する手
段を設けた場合の一実施例である。

データ送信側のプロセッサにおけるデータ送信処理は第
１図で説明した動作を行なう。

データ受信側のプロセッサでは、データ転送路１０１か
らデータパケット１０２が届くと、第１図で説明したよ
うに、連想記憶１２４から有効ビット（Ｖ）が読出され
，信号線１５０を介して連想記憶上書き制御２０１に送
られる。

連想記憶上書き制御２０１では、その有効ビツトが１を
示すとき、連想記憶１２４から同時に読出されている転
送データ（Ｄａｔａ）とそのデータ識別子（Ｋｅｙ）を
取込み、命令プロセッサ１４０に信号線２０２を用いて
上書きが生じたことを知らせる。

上記により報告を受けた命令プロセッサ１４０では、連
想記憶上書き制御２０１より信号線２０３を介してデー
タ識別子（Ｋｅｙ）と転送データ（Ｄａｔａ）を受取り
，その結果を制御プロセッサに報告する。

一方，連想記憶上書き制御２０１で、その有効ビットが
０を示すときは、第１図で説明した動作を行なう。また
，命令プロセッサ１４０が転送データを必要とする場合
も第１図の動作と同じである。

また、上記報告を行なったプロセッサ１１０〜１１１は
引き続きプログラムの実行が行なう。一方、そのプログ
ラムの実行を中断させるか否かは、その報告を受けた制
御プロセッサ１０Ｇの制御による。

第３図は、第１図の実施例における転送データデータを
一時記憶することなく，連想記憶上の上書きされる転送
データが命令プロセッサにより読出されるまで，上書き
転送データの連想記憶への書込みを一時抑止する手段を
設けた場合の一実施例である。

まず、データ送信側のプロセッサにおけるデータ送信処
理は第１図で説明した動作を行なう。

次に、データ受信側のプロセッサでは、データ転送路１
０１からデータパケット１０２が届くと、第１図で説明
したように、連想記憶１２４から有効ビット（Ｖ）が読
出され、信号線１５０を介して連想記憶上書き制御３０
１に送られる。

連想記憶上書き制御３０１では、その有効ビットが１を
示すとき、ネットワークインタフェース制御３０４に対
して入力レジスタ１２１の内容を保持し、それ以降のデ
ータ転送路１０１からのデータパケット１０２の受付け
を抑止するために信号線３０２を１にする． ネットワークインタフェース制御３０４では、その信号
線３０２が１になると，データパケット１０２がそれ以
上、受付けられないことをデータ転送路１０１に信号線
３０３を用いて通知する。

また、同時に連想記憶アクセス制御３０５では、その有
効ビットが１のとき、入力レジスタ１２１に保持された
転送データを連想記憶１２４に書込むことを抑止する。

上記のようにして上書き転送データの連想記憶への書込
みを一時抑止する。

一方、その抑止を解除する方法は、ある一定のタイミン
グ（たとえば命命プロセッサ１４０から転送データが読
出された後等）で、第１図で説明したように、ネットワ
ークインタフェース制御３０４がデータ転送路１０１よ
りデータパケット１０２を受取ったかのように、動作す
ればよい。

異なる点は、連想記憶１２４から読出された有効ビット
１５０が０のとき、連想記憶上書き制御３０１では信号
［３０２をＯにし，また，ネットワークインタフェース
制御３０４では信号線３０３によりデータパケット１０
２が受付けられるようになったことをデータ転送路１０
１に通知する。

また，読出された有効ビット１５０がまだ１であるなら
ば、前記で示した状態（即ち、上書き転送データの連Ｍ
Ｅ憶への書込みを抑止した状態）にしておき、再度、次
のタイミングを待つ。

一方、命令プロセッサ１４０が転送データを必要とする
場合は、第１図で説明した動作を行なう。

さらに，本発明の一実施例では、プロセッサ間のデータ
転送における転送データを保持する手段として連想記憶
を用いたが，特にこれに限定する必要はない． たとえば、各プロセッサ内で実行するプログラムやデー
タを保持するローカル記憶を用いてもよい。この場合，
各プロセッサでは，転送路から受信したデータ識別子か
らローカル記憶アドレスを生成する．そして、それに基
づいて転送データを格納するとき、本発明の実施例と同
様に転送データが届いたか否かを示す有効ビットをチェ
ックすることにより実現できる。

このように本発明によれば、プロセッサ間のデータ転送
において転送データの上書きがあったか否かをプログラ
マに報告できる。

〔発明の効果〕

本発明によれば、プロセッサ間でデータ転送が行なえる
並列プロセッサにおいて、転送データの上書きが生じた
ことをプログラマに通知できるので、並列プロセッサの
プログラムデバッグの効率を向上することができる。

【図面の簡単な説明】

第１図は上書きされる転送データおよびデータ識別子を
記憶する手段を設けた本発明の一実施例、第２図は転送
データの上書きが生じたときに直ちに制御プロセッサに
報告する手段を設けた本発明の一実施例、第３図は連想
記憶に保持されている転送データが命令プロセッサによ
り読出されるまで、上書き転送データの連想記憶への書
込みを一時抑止する手段を設けた本発明の一実施例であ
る。 １０１・・・データ転送路、１１０〜１１１・・・プロ
セッサ、１０６・・・制御プロセッサ、１２０・・・デ
ータ受信装置、１２４・・・連想記憶，１２６・・・連
想記憶上書き制御、１２７・・・上書きバッファ，１３
０・・・データ送信装置、１４０・・・命令プロセッサ
。

Claims (1)

1. 【特許請求の範囲】 １、複数台のプロセッサと、各プロセッサの制御を行な
   う制御プロセッサと、各プロセッサ間でデータ転送を行
   なうための通信路を備えた並列プロセッサにおいて、各
   プロセッサ内で前記通信路から転送データを受信したと
   き、前記転送データの格納場所が有効か無効かをチェッ
   クする手段と、チェックの結果、前記転送データの格納
   場所が有効を示すとき、前記制御プロセッサにそのこと
   を通知する手段を設けたことを特徴とする並列プロセッ
   サのデバッグ支援方式。 ２、前記チェックする手段の結果、転送データの格納場
   所が有効を示すとき、前記格納場所に保持されている転
   送データとその格納場所を示す情報を記憶する手段を設
   けたことを特徴とする特許請求の範囲第１項記載の並列
   プロセッサのデバッグ支援方式。 ３、各プロセッサは前記通信路から転送データおよび転
   送データに対する識別子を受信し、前記格納場所に前記
   転送データと識別子を格納する連想記憶手段を設けたこ
   とを特徴とする特許請求の範囲の第１項記載の並列プロ
   セッサのデバッグ支援方式。 ４、各プロセッサは前記通信路から転送データおよび転
   送データに対する識別子を受信し、前記格納場所に、前
   記識別子より生成したローカル記憶のアドレスによりア
   クセスされるローカル記憶手段を設けたことを特徴とす
   る特許請求の範囲の第１項記載の並列プロセッサのデバ
   ッグ支援方式。 ５、複数台のプロセッサと、各プロセッサの制御を行な
   う制御プロセッサと、各プロセッサ間でデータ転送を行
   なうための通信路を備えた並列プロセッサにおいて、各
   プロセッサ内で前記通信路から転送データを受信したと
   き、前記転送データの格納場所が有効か無効かをチェッ
   クする手段と、前記手段の結果、前記転送データの格納
   場所が有効を示すとき、前記格納場所に保持された転送
   データがそのプロセッサ内の各種演算処理で取り出され
   るまで、前記通信路から受信した転送データを前記格納
   場所に書込まない、かつ、前記転送路から転送データを
   受信しない手段を設けたことを特徴とする並列プロセッ
   サのデバッグ支援方式。 ６、各プロセッサは前記通信路から転送データおよび転
   送データに対する識別子を受信し、前記格納場所に前記
   転送データと識別子を格納する連想記憶手段を設けたこ
   とを特徴とする特許請求の範囲の第３項記載の並列プロ
   セッサのデバッグ支援方式。 ７、各プロセッサは前記通信路から転送データおよび転
   送データに対する識別子を受信し、前記格納場所に、前
   記識別子より生成したローカル記憶のアドレスによりア
   クセスされるローカル記憶手段を設けたことを特徴とす
   る特許請求の範囲の第３項記載の並列プロセッサのデバ
   ッグ支援方式。