JPH0636313B2 - デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 - Google Patents

デユアルアクセスシングルチツプ集積回路デイジタル記憶装置

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JPH0636313B2
JPH0636313B2 JP60225969A JP22596985A JPH0636313B2 JP H0636313 B2 JPH0636313 B2 JP H0636313B2 JP 60225969 A JP60225969 A JP 60225969A JP 22596985 A JP22596985 A JP 22596985A JP H0636313 B2 JPH0636313 B2 JP H0636313B2
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Description

【発明の詳細な説明】 関連出願の相互参照 この発明にとって特に興味ある関連する同時係属中の特
許出願は、Michael AllenおよびLee Hirschを代表と
して１９８４年１０月３１日に出願され、“シングルア
レイを備えたデュアルポート読出／書込ＲＡＭ（Dual
Port Read／Write ＲＡＭ with Single Array）”
と題されかつ本願の譲受人に譲渡された米国特許出願連
続番号第６６７，０２２号である。
この発明は、一般的にはプログラム可能なディジタル装
置において用いられる記憶素子に関し、より決定的に
は、２つの読出ポートおよび２つの書込ポートを有し、
どのポートからも、どのレジスタの独立した読出／書込
アクセスをももたらす拡張可能なデュアルアクセスレジ
スタファイルに関する。
発明の背景 マイクロプロセッサのような多くのプログラム可能なデ
ィジタル装置は、共用されたデュアルアクセススクラッ
チパッドメモリを有している。たとえば、２つのそのよ
うなマイクロプロセッサがそれらの間でメッセージバッ
ファを共用するときに、各プロセッサは、読出および書
込ポートの双方を必要とする。
したがって、いわゆるデュアルアクセスメモリは、プロ
グラム可能なディジタル装置において共通して用いられ
ている。現在、これらのメモリは、典型的には、１対の
別々のシングルアクセスメモリチップを含み、さらにこ
れらのメモリの入力ポートに接続された第３のチップ上
のマルチプレクサを備えたいくつかの個別的な集積回路
チップから構成されている。これらのメモリの一方への
または他方へのアクセスは、マルチプレクサに与えられ
たメモリスイッチング信号によって制御される。
外部マルチプレクサの存在はいくつかの望ましくない結
果をもたらしている：オーバヘッドタイムの不利益がす
べてのメモリアクセスに加えられかつマルチプレクサを
介して通過する信号経路の安定化を図るためにアクセス
に十分先行してメモリスイッチング信号を与えるという
必要性によってより複雑なタイミング制御が要求されて
おり；多くの場合個別的なマルチプレクサスイッチング
クロックが用いられていた。
たとえこれらの望ましくない結果が処理可能であると考
えられるとしても、２つのシングルアクセスメモリおよ
び内部メモリスイッチングマルチプレクサを用いること
によるそれ以上の困難さは、この構成が、特定の応用例
において必要とされるような、入力ポートおよび出力ポ
ートの双方からの独立した読出および書込を許容しない
ということである。現在、読出から書込アドレスへの切
換のために他のオフチップマルチプレクサが用いられて
いる。外部読出／書込マルチプレクサの使用は、それ以
上の困難さを伴なっている：すなわち、付加的なタイミ
ング信号が必要とされていたが、この信号は通常、競合
状態を避けるためにその期間中にアドレス信号が安定し
なければならない１０ナノ秒の臨界的なタイミングウィ
ンドを有している個別的な書込クロックによって供給さ
れていた。これは、作業メモリの設計において大きな障
害となっていた。
さらに、いずれのポートからも、どの与えられた位置に
ストアされたデータをもアクセスできることが望ましい
ので、データは、シングルアクセスメモリの双方におい
て複製されなければならない。このような構成の先行技
術のメモリにおいて、付加的なクロック位相は典型的に
は、シングルアクセスメモリのうちの１つの与えられた
位置に書込まれたデータを他のシングルアクセスメモリ
に転送するために加えられ、これによりメモリのサイク
ルタイムに深刻なタイムオーバヘッドを押しつけてい
る。デュアルアクセスメモリを形成するいくつかの個別
的なチップの使用は、相互接続されなければならない多
数の端子ピンのために製造コストを増大させており、か
つ上述のことに加えて、チップ相互の信号伝播延遅のた
めにアクセススピードを減少させている。
さらに、現在のデュアルアクセスメモリは、双方向バス
を用いて個々の記憶位置を入力および出力の双方のため
に用いられている１組の端子に接続している。この手法
は、各アクセスサイクルに対して双方向バスの反転を必
要とするという点で遅い。
最後に、現在のメモリは、各バイトに対して１つずつ
の、別々のメモリの使用を通じてバイト配向オペレーシ
ョンを支持している。この方法は、メモリを支持してい
る周辺要素の多くの重複を含んでおり、より多数のピン
の相互接続を伴なったより高価な装置をもたらしてい
る。
他の応用例において、４つの読出ポートおよび２つの書
込ポートのメモリは、２−入力演算論理（ＡＬＵ）およ
び２−入力乗算器プロセッサによって共用されなければ
ならない。この場合、２つの読出ポートはＡＬＵの入力
に接続されかつ残りの２つの読出ポートは乗算器の入力
に接続される。ＡＬＵ出力は、メモリ書込ポートの１つ
へ接続されかつ乗算器出力はメモリの他方の書込ポート
に接続される。したがって、ＡＬＵによる算術加算およ
び減算が、乗算器による乗算および除算と平行して実行
され得るように、並列の態様でデュアルアクセスメモリ
を拡張できることが望ましい。
発明の概要 この発明は、真の２つの読出ポートおよび２つの書込ポ
ートのレジスタファイルを提供しており、各ポートに
は、読出または書込ポートの双方から同時的なデュアル
読出／書込アクセスを許容する専用された単方向バスが
供給されている。この発明は、オンチップ周辺エレメン
トと、シングルアレイオンチップデュアルアクセス読出
／書込ランダムアクセスメモリ（ＲＡＭ）とを有する単
一の集積回路として具体化されている。この発明の４−
ポートレジスタファイルは、たとえば、並列のアドレス
およびデータ計算を実行するために要求されるような、
２つの書込ポートおよび４つの読出ポートのレジスタフ
ァイルを形成するように拡張可能である。
レジスタファイルは、“Ａ”サイドおよび“Ｂ”サイド
を通じてデュアル読出／書込アクセスを許容しかつデュ
アルオンチップアドレスマルチプレクサを用いて“Ａ”
および“Ｂ”サイドにおける読出から書込への独立した
切換を実行している。これらのオンチップマルチプレク
サの存在は、アクセスタイムを改善しかつ第２の別の書
込クロックに対する要求を取除きかつ付随するタイミン
グの臨界性の関係を取除いている。さらに、この発明に
用いられるＲＡＭは、そのすべてが４つのポートのすべ
てと直接通信する記憶セルを用いる新規な設計のもので
あるので、この発明のレジスタファイルに用いられる新
規な単一アレイオンチップデュアルアクセスＲＡＭは、
入力ポート上のメモリスイッチングマルチプレクサの必
要性を除去している。したがって、いずれの入力ポート
におけるデータも、ＲＡＭにおけるどのレジスタにも書
込むことができ、またはいずれの出力ポートを介しても
どのレジスタからも読出すことができる。
Michael AllenおよびLee Hirschを代表として１９８
４年１０月３１日に出願されかつ“シングルアレイを備
えたデュアルポート読出／書込ＲＡＭ（Dual Port Re
ad／Write ＲＡＭ with Single Array）”と題され
かつ本願の譲受入に譲渡された関連する同時係属中の特
許出願連続番号第６６７，０２２号は、ここに援用され
て本願に組み込れられており、かつそこに用いられてい
るＲＡＭおよび新規な記憶セルの完全な説明を含んでい
る。
このＲＡＭは、この発明の一実施例において、６４個の
１８−ビットレジスタから構成されており、各レジスタ
は、個別的に書込可能な下位および上位バイトを有して
いる。“Ａ”および“Ｂ”サイドの各々における１対の
オンチップＡＮＤゲートは、書込下位バイトおよび書込
上位バイト信号を受取る。例示の目的でこの“Ａ”サイ
ドを用いると、“Ａ”サイドは、“Ａ”サイド読出／書
込マルチプレクサへおよび“Ａ”サイドＡＮＤゲートへ
伝えられた書込クロック信号を受取り、ここで、書込能
動化ＡＮＤゲートを制御することによってダブル−デュ
ーティを実行し、同時に、一方の位相において書込アド
レスにマルチプレクサを通過させ、かつ他方の位相にお
いて書込能動化ゲートを不能化し、同時に読出アドレス
にマルチプレクサを通過させる。したがって、この発明
のレジスタファイルは、個別的に書込まれるべきいずれ
のレジスタの上位９ビットおよび下位９ビットの独立し
たアクセスを提供することによってバイト配向オペレー
ションを許容している。
単方向バスの使用およびシングルアレイデュアルアクセ
スＲＡＭによって提供された２つの独立した入力ポート
は、この発明の２つのレジスタファイルを平行して作動
させ、２つの書込ポートおよび４つの読出ポートのレジ
スタファイルを形成している。
例示的な実施例の説明 この発明の拡張可能なデュアル、同時、ランダムアクセ
ス集積回路レジスタファイルは、オンチップ周辺エレメ
ントの新規な構成と、新規なシングルアレイ読出／書込
デュアル、ランダムアクセスメモリから構成されてい
る。読出ポートおよび書込ポートの数、レジスタファイ
ルのワードのサイズ、およびファイルにおけるワードご
とのビット数は、実行から実行へ変化する一方で、この
発明の種々の利益をもたらしている。
第１図は、この発明の手法に従って構成された拡張可能
なレジスタファイル１０のそのような実施を描いてい
る。それは、単一の集積回路チップとして認識されてお
り、例示されているように、“Ａ”サイドおよび“Ｂ”
サイドを介して与えられたデュアル読出／書込アクセス
を有する２つの読出ポートの、２つの書込ポートの、シ
ングルアレイの、ランダムアクセスメモリ１２を含んで
おり、アドレス制御は、ＡＮＤゲート２０および２２お
よびマルチプレクサ（ＭＵＸ）２４と、ＡＮＤゲート３
０および３２およびマルチプレクサ（ＭＵＸ）３４とか
らそれぞれ構成されている。
メモリ１２は、書込ポートＤＡＴＡ ＩＮ Ａ0-17にお
いて、単方向データバス１４ａを介してメモリに伝えら
れる１８ビットデータワードを受取り、かつ書込ポート
ＤＡＴＡ ＩＮ Ｂ0-17において、単方向データバス１
４ｂを介してメモリに伝えられる１８ビットデータワー
ドを受取る。メモリ１２は、１対の読出ポート、ＤＡＴ
Ａ ＯＵＴ Ａ0-17およびＤＡＴＡ ＯＵＴ Ｂ0-17に
おいて、１対の単方向データバス１６ａおよび１６ｂを
介してそれぞれメモリ１２から伝えられる１８ビットデ
ータワードを与えている。
メモリ１２の“Ａ”サイドおよび“Ｂ”サイドは、メモ
リ内のどのレジスタにも、独立した、同時のランダムア
クセスをもたらしている。“Ａ”サイドおよび“Ｂ”サ
イドのアドレス制御は同じように機能するので、“Ａ”
サイドアドレス制御のオペレーションのみが説明される
であろう。メモリ１２は、６４個のアドレス可能なレジ
スタからなるシングルアレイを含んでおり、各レジスタ
は、ビット０ないし８を含む下位バイトと、ビット９な
いし１７を含む上位バイトとから構成される１８ビット
ワードをストアすることができる。レジスタの下位また
は上位バイトのいずれかは、ＡＮＤゲート２０またはＡ
ＮＤゲート２２の反転された入力にそれぞれ与えられた
反転された書込能動下位バイト または書込能動化上位バイト 信号を介して書込期間中に独立してアクセスされ得る。
典型的な応用例において、マイクロプロセッサの同期オ
ペレーションを実行するためにシステムクロックを用い
るマイクロプロセッサのようなプログラム可能なディジ
タル装置において４−ポートレジスタファイル１０が用
いられるであろう。クロックによって発生した信号は、
反転された書込能動化クロック 信号としてレジスタファイル１０に通信されかつＡＮＤ
ゲート２０および２２の反転入力へおよびＭＵＸ２４の
非反転入力へ与えられる。ＭＵＸ２４は 信号の制御下において、ＭＵＸ２４に与えられた特定の
６−ビット書込アドレス（ＡＤＤＲ ＷＲＩＴＥ Ａ
0-5）または読出アドレス（ＡＤＤＲ ＲＥＡＤ
Ａ0-5）を選択して、特定のアドレスにおいてメモリ１
２のレジスタの書込または読出をそれぞれ実行する。
ＷＲＩＴＥ ＥＮ Ａ ＣＬＫ信号がハイの期間中に、
ＡＮＤゲート２０および２２は、ＷＲＩＴＥ ＥＮ Ａ
ＬおよびＷＲＩＴＥ ＥＮ Ａ Ｈ制御信号をそれぞ
れメモリへ伝え、かつＭＵＸ２４は、６ビットＡＤＤＲ
ＷＲＩＴＥ Ａ0-5アドレスをメモリ１２へ伝える。
ＷＲＩＴＥ ＥＮ Ａ ＣＬＫ信号ローのときに、ＡＮ
Ｄゲート２０および２２は不能化され、かつローの書込
能動化制御信号はメモリ１２へ伝えられ、かつＭＵＸ２
４は６ビットＡＤＤＲ ＲＥＡＤ Ａ0-5信号をメモリ
１２へ伝える。
メモリ１２に与えられた書込“Ａ”アドレスによって特
定されたレジスタの下位および／または上位バイトに対
するハイの書込能動化“Ａ”制御信号の印加は、ＤＡＴ
Ａ ＩＮ Ａ0-17におけるデータワードの下位および／
または上位バイトをそれぞれメモリ１２内の特定された
レジスタの特定されたバイトに破壊的に書込ませる。同
様に、下位および／または上位バイトに対するローの書
込能動化“Ａ”制御信号の印加は、ＤＡＴＡ ＩＮ Ａ
0-17ポートにおける下位および／または上位バイトのそ
れぞれの、特定されたレジスタの対応するバイトへの書
込を禁止する。
ＷＲＩＴＥ ＥＮ Ａ ＣＬＫ信号がローのときに、メ
モリ１２に与えられた読出“Ａ”アドレスによって特定
されたレジスタの１８ビットの内容は、非破壊的に読出
され、メモリ１２のＤＡＴＡ ＯＵＴ Ａ0-17ポートに
伝えられる。
この発明のレジスタファイル１０は、“Ａ”および
“Ｂ”サイドにおいて独立したクロック信号の印加を許
容するので、与えられたレジスタは、たとえばサイド
“Ａ”から書込まれ、かつ同時にたとえばサイド“Ｂ”
から読出される。この場合、読出された値は書込まれた
値でもある。代わりに、与えられたレジスタは、同時に
“Ａ”サイドおよび“Ｂ”サイドの双方から書込まれ得
るであろう。この場合、書込まれた値は不確定である。
もちろん、与えられたレジスタは、一致するもたらされ
た値を伴って双方のサイドから同時に読出され得る。
シングルアレイデュアルアクセスメモリ１２は、好まし
くは、エミッタ結合ロジック（ＥＣＬ）集積回路から構
成されかつトランジスタ−トランジスタロジック（ＴＴ
Ｌ）またはＥＣＬのいずれかと外部的に互換性を有する
ように製造され得る。メモリ１２の好ましい実施例は、
Michael AllenおよびLee Hirschを代表として１９８
４年１０月３１日に出願され、“シングルアレイを備え
たデュアルポート読出／書込ＲＡＭ（Dual Port Read
／Write ＲＡＭ with Single Array）と題されかつ
本願の譲受人に譲渡された関連する同時係属中の特許出
願連続番号第６６７，０２２号において説明されてい
る。
この発明は、２つの書込ポートを備えたレジスタファイ
ル１０を提供しているので、どのような数の読出ポート
にも拡張可能なデュアル−書込ポートレジスタファイル
をもたらすこの発明のレジスタファイルの並列相互接続
が可能である。第２図は、第１図に示されたデュアルア
クセスレジスタファイルの２の並列相互接続を描いてお
り、４つの読出ポートおよび２つの書込ポートのレジス
タファイル４０を提供している。図示されているよう
に、この発明の２つの４−ポートデュアルアクセスレジ
スタファイル５０および６０は並列に相互接続され、こ
れにより、レジスタファイル４０に与えられた信号ライ
ン７０，７２および７４のそれぞれの上の“Ａ”サイド
書込能動化制御信号ＷＲＩＴＥ ＥＮ Ａ Ｌ，ＷＲＩ
ＴＥ ＥＮ Ａ Ｈ，ＷＲＩＴＥ ＥＮ Ａ ＣＬＫ
と、バス７６上の書込アドレスＡＤＤＲ ＷＲＩＴＥ
Ａ0-5とは、ファイル５０および６０の双方の対応する
“Ａ”サイド入力に与えられている。ライン８０，８２
および８４とバス８６とを介してレジスタファイル４０
に与えられた“Ｂ”サイド書込能動化制御信号と書込ア
ドレスとは、同様にファイル５０および６０の双方の対
応する“Ｂ”サイド入力に伝えられている。読出アドレ
スＡＤＤＲ ＲＥＡＤ Ａ0-5およびＡＤＤＲ ＲＥＡ
Ｄ Ｂ0-5は、それぞれバス７８および７９を介してフ
ァイル５０に接続されている。読出アドレスＡＤＤＲ
ＲＥＡＤ Ｃ0-5およびＡＤＤＲ ＲＥＡＤ Ｄ0-5は、
バス８７および８８を介してファイル６０に接続されて
いる。
レジスタファイル５０および６０のＤＡＴＡ Ａ ＩＮ
0-17ポートは同様に、並列に接続されて拡張されたレジ
スタファイル４０のためのＤ ＩＮ Ａ0-17ポートを形
成する。レジスタファイト５０および６０のＤＡＴＡ
Ｂ ＩＮ0-17ポートは同様に、並列に接続されてＤ Ｉ
Ｎ Ｂ0-17ポートを形成する。第２図に示されているよ
うに、拡張された２つの書込ポートおよび４つの読出ポ
ートのレジスタファイル４０は、マイクロコンピュータ
において典型的に用いられているように、乗算器９０お
よびデータＡＬＵ９２のための記憶をもたらすことがで
きる。レジスタファイル５０にストアされかつＤＡＴＡ
ＯＵＴ Ａ0-17およびＤＡＴＡ ＯＵＴ Ｂ0-17ポー
トから乗算器９０の入力へ伝えられた２つのデータの値
は結合されかつその結果もたらされたアドレスはその
後、乗算器９０の出力からＤ ＩＮ Ａ0-17ポートに伝
えられてその後レジスタファイト４０に記憶される。
同様に、レジスタファイル６０にストアされかつＤＡＴ
Ａ ＯＵＴ Ａ0-17およびＤＡＴＡ ＯＵＴ Ｂ0-17ポ
ートからデータＡＬＵ９２の入力に伝えられた２つのデ
ータの値は結合されかつその結果もたらされた値はその
後、データＡＬＵ９２からＤ ＩＮ Ｂ0-17ポートに伝
えられてその後レジスタファイル４０に記憶される。こ
の発明の２つのレジスタファイル１０を第２図に示され
るように並列に作動させることにより、アドレスおよび
データを交換可能なように処理することができ、著しく
プログラミングの便宜を図ることができる。
【図面の簡単な説明】
第１図は、この発明の拡張可能なシングルチップ４ポー
トレジスタファイルのブロック図である。 第２図は、２つの書込ポートおよび４つの読出ポートの
レジスタファイルを形成するこの発明の２つのレジスタ
ファイルの並列接続を示す図である。 図において、１０は拡張可能なレジスタファイル、１２
はランダムアクセスメモリ、１４ａ，１４ｂ，１６ａ，
１６ｂは単方向データバス、２４，３４はマルチプレク
サ、４０は４つの読出ポートおよび２つの書込ポートの
レジスタファイル、５０，６０は４−ポートデュアルア
クセスレジスタファイル、９０は乗算器、９２はデータ
ＡＬＵを示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−189896（ＪＰ，Ａ) 特開 昭61−165883（ＪＰ，Ａ) 米国特許4287575（ＵＳ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数ビットデータワードを受取るための少
    なくとも２つの入力ポート手段と、複数ビットデータワ
    ードを発生するための少なくとも２つの出力ポート手段
    とを有するデュアルアクセスシングルチップ集積回路デ
    ィジタル記憶装置であって、 複数のアドレス可能な複数ビット記憶レジスタを含むラ
    ンダムアクセスメモリ（ＲＡＭ）を備え、前記複数のア
    ドレス可能な複数ビット記憶レジスタの各々は、単方向
    バスによって前記入力ポート手段の各々へおよび前記出
    力ポート手段の各々へ接続され、 第１および第２の記憶レジスタアドレス信号と第１およ
    び第２の双状態続出／書込信号とに応答して、前記第１
    の読出／書込信号の状態に依存して前記第１のアドレス
    を有する前記記憶レジスタを前記入力ポート手段のうち
    の第１の所定のものへまたは前記出力ポート手段のうち
    の第１の所定のものへ結合し、かつ前記第２の読出／書
    込信号の状態に依存して前記第２のアドレスを有する前
    記記憶レジスタを前記入力ポート手段のうちの第２の所
    定のものへまたは前記出力ポート手段のうちの第２の所
    定のものへ結合するオンチップアドレス指定手段をさら
    に備え、 これにより、前記第１および第２のアドレス信号によっ
    て選択された前記ＲＡＭレジスタの複数ビット内容は、
    前記少なくとも２つの出力ポート手段のうちの所定のも
    のへ通信することができおよび／または前記少なくとも
    ２つの入力ポート手段のうちの所定のものにおける前記
    複数ビットデータワードによって置換えることができ
    る、デュアルアクセスシングルチップ集積回路ディジタ
    ル記憶装置。
  2. 【請求項２】前記アドレス指定手段に接続されかつ第１
    の入力において読出アドレス信号を受取りかつ第２の入
    力において書込アドレス信号を受取り２相クロック信号
    に応答して前記クロック位相信号のうちの所定の第１の
    信号の印加期間中に前記読出アドレス信号をおよび前記
    クロック位相信号のうちの所定の第２の信号の印加期間
    中に前記書込アドレス信号を前記アドレス指定手段に選
    択的に通信するオンチップマルチプレクス手段をさらに
    備え、これにより、前記クロック位相信号のうちの前記
    所定の第１の信号の印加期間中に前記書込アドレスを有
    する前記記憶レジスタの内容が前記入力ポート手段のう
    ちの所定のものにおいて受取られた複数ビットデータワ
    ードによって置換えられかつ前記クロック位相信号のう
    ちの前記所定の第２の信号の印加期間中に前記読出アド
    レスを有する前記記憶レジスタの内容が前記出力ポート
    手段のうちの所定のものに伝えられる、特許請求の範囲
    第１項記載のデュアルアクセスディジタル記憶装置。
  3. 【請求項３】前記複数ビットアドレス可能なレジスタの
    各々は、別々にアドレス可能な下位複数ビット部分と、
    別々にアドレス可能な上位複数ビット部分とを含み、 前記アドレス指定手段に接続された出力を有しかつ第１
    の反転入力において双状態下位読出／書込信号を受取り
    かつ第２の反転入力において前記２相クロック信号を受
    取る第１のオンチップ“ＡＮＤ”ゲートと、 前記アドレス指定手段に接続された出力を有しかつ第１
    の反転入力において双状態上位読出／書込信号を受取り
    かつ第２の反転入力において前記２相クロック信号を受
    取る第２のオンチップ“ＡＮＤ”ゲートとをさらに備
    え、 これにより、前記クロック位相信号のうちの前記所定の
    第１の信号の印加期間中に、前記下位読出／書込信号の
    状態および前記上位読出／書込信号の状態にそれぞれ依
    存して、前記クロック位相信号の前記印加期間中に前記
    マルチプレクス手段によって前記アドレス指定手段に通
    信された前記書込アドレスを有する前記記憶レジスタの
    前記下位部分の内容が、前記入力ポート手段のうちの所
    定のものにおいて受取られた前記複数ビットデータワー
    ドの下位部分によって置換えられ、および／または前記
    記憶レジスタの前記上位部分の内容が、前記入力ポート
    手段のうちの前記所定のものにおいて受取られた前記複
    数ビットデータワードの上位部分によって置換えられ
    る、特許請求の範囲第２項記載のデュアルアクセス記憶
    装置。
  4. 【請求項４】複数ビットデータワードを受取るための少
    なくとも２つの入力ポート手段と、複数ビットデータワ
    ードを発生するための少なくとも４つの出力ポート手段
    とを有するデュアルアクセスディジタル記憶装置であっ
    て、 単方向バスによって前記入力ポート手段の各々へおよび
    所定の前記出力ポート手段へそれぞれ接続された複数の
    アドレス可能な複数ビット記憶レジスタをそれぞれ含む
    少なくとも第１および第２のランダムアクセスメモリ
    （ＲＡＭ）と、 第１，第２，第３，第４，第５および第６の記憶レジス
    タアドレス信号と、第１および第２の双状態読出／書込
    信号とに応答して、前記第１の読出／書込信号の状態に
    依存して、前記第１のアドレスを有する前記ＲＡＭの各
    々に１つずつ設けられた前記記憶レジスタを前記入力ポ
    ート手段のうちの第１の所定のものに結合し、または前
    記第２のアドレスを有する前記第１のＲＡＭ内の前記記
    憶レジスタを前記出力ポート手段のうちの第１の所定の
    ものに結合しかつ前記第３のアドレスを有する前記第２
    のＲＡＭ内の前記記憶レジスタを前記出力ポート手段の
    うちの第２の所定のものに結合し、さらに前記第２の読
    出／書込信号の状態に依存して、前記第４のアドレスを
    有する前記ＲＡＭの各々に１つずつ設けられた前記記憶
    レジスタを前記入力ポート手段のうちの第２の所定のも
    のに結合し、または前記第５のアドレスを有する前記第
    ２のＲＡＭ内の前記記憶レジスタを前記出力ポート手段
    のうちの第３の所定のものに結合しかつ前記第６のアド
    レスを有する前記第１のＲＡＭ内の前記記憶レジスタを
    前記出力ポート手段のうちの第４の所定のものに結合す
    るアドレス指定手段とを備え、 これにより、前記第１および第４のアドレスによってそ
    れぞれ選択された前記ＲＡＭレジスタの複数ビット内容
    は、前記少なくとも２つの入力ポート手段のうちの所定
    の第１の手段および所定の第２の手段においてそれぞれ
    前記複数ビットデータワードによって置換えることがで
    き、 これにより、前記第２および第５のアドレスによってそ
    れぞれ選択された前記第１のＲＡＭにおける前記レジス
    タの複数ビット内容は、前記少なくとも４つの出力ポー
    ト手段のうちの所定の第１の手段および所定の第２の手
    段へそれぞれ伝えることができ、 これにより、前記第３および第６のアドレスによってそ
    れぞれ選択された前記第２のＲＡＭにおける前記レジス
    タの複数ビット内容は、前記少なくとも４つの出力ポー
    ト手段のうちの所定の第３の手段および所定の第４の手
    段へそれぞれ伝えることができる、デュアルアクセスデ
    ィジタル記憶装置。
  5. 【請求項５】複数ビットデータワードを受取るための少
    なくとも２つの入力ポート手段と、複数ビットデータワ
    ードを発生するための少なくとも２つの出力ポート手段
    とをそれぞれ有する少なくとも第１および第２のデュア
    ルアクセスシングルチップ集積回路ディジタル記憶装置
    の並列接続から形成され、 単方向バスによって前記シングルチップ記憶装置の前記
    入力ポート手段の各々へおよび前記出力ポート手段の各
    々へそれぞれ接続された複数のアドレス可能な複数ビッ
    ト記憶レジスタを含むランダムアクセスメモリ（ＲＡ
    Ｍ）と、 前記記憶レジスタアドレス信号と、前記双状態読出／書
    込信号とに応答して、前記第１の読出／書込信号の状態
    に依存して、前記第１および第４のアドレスをそれぞれ
    有する前記第１のシングルチップ記憶装置の前記ＲＡＭ
    内の前記記憶レジスタを前記第１のシングルチップ記憶
    装置入力ポート手段のうちの第１および第２の所定の手
    段にそれぞれ結合し、または前記第２アドレスを有する
    前記第１のシングルチップ記憶装置の前記ＲＡＭ内の前
    記記憶レジスタを前記第１のシングルチップ記憶装置出
    力手段のうちの第１の所定の手段に結合しかつ前記第３
    のアドレスを有する前記第２のシングルチップ記憶装置
    の前記ＲＡＭ内の前記記憶レジスタを前記第２のシング
    ルチップ記憶装置出力手段のうちの第１の所定の手段に
    結合し、さらに、前記第２の読出／書込信号の状態に依
    存して、前記第１および第４のアドレスをそれぞれ有す
    る前記第２のシングルチップ記憶装置の前記ＲＡＭ内の
    前記記憶レジスタを前記第２のシングルチップ記憶装置
    入力ポート手段のうちの第１および第２の所定の手段に
    それぞれ結合し、または前記第５のアドレスを有する前
    記第２のシングルチップ記憶装置の前記ＲＡＭ内の前記
    記憶レジスタを前記第２のシングルチップ記憶出力手段
    のうちの第２の所定の手段に結合しかつ前記第６のアド
    レスを有する前記第２のシングルチップ記憶装置の前記
    ＲＡＭ内の前記記憶レジスタを前記第１のシングルチッ
    プ記憶出力手段のうちの第２の所定の手段に結合するオ
    ンチップアドレス指定手段とを備え、 前記シングルチップ記憶装置の各々の前記少なくとも２
    つの入力ポート手段の各々は、並列に接続されて前記少
    なくとも２つの入力ポート手段の各々を形成し、 前記シングルチップ記憶装置の各々の前記少なくとも２
    つの出力手段の各々は、前記少なくとも４つの出力ポー
    ト手段の各々を形成する、特許請求の範囲第４項記載の
    少なくとも２つの入力ポートと少なくとも４つの出力ポ
    ートとを有するデュアルアクセスディジタル記憶装置。
  6. 【請求項６】前記シングルチップ記憶装置の各々は、前
    記シングルチップ記憶装置アドレス指定手段に接続され
    かつ第１の入力において読出アドレス信号を受取りかつ
    第２の入力において書込アドレス信号を受取り２相クロ
    ック信号に応答して前記クロック位相信号のうちの所定
    の第１の信号の印加期間中に前記読出アドレス信号をお
    よび前記クロック位相信号のうちの所定の第２の信号の
    印加期間中に前記書込アドレス信号を前記シングルチッ
    プ記憶装置アドレス指定手段に選択的に通信するオンチ
    ップマルチプレクス手段をさらに含み、これにより、前
    記クロック位相信号のうちの前記所定の第１の信号の印
    加期間中に前記書込アドレスを有する前記ＲＡＭの各々
    に１つずつ設けられた前記少なくとも２つの記憶レジス
    タの内容が前記シングルチップ記憶装置入力ポート手段
    のうちの所定のものにおいて受取られた複数ビットデー
    タワードによって置換えられかつ前記クロック位相信号
    のうちの前記所定の第２の信号の印加期間中に前記読出
    アドレスを有する前記ＲＡＭの各々に１つずつ設けられ
    た前記記憶レジスタの内容が前記シングルチップ記憶装
    置出力ポート手段のうちの所定のものに伝えられ、前記
    書込アドレス信号および２相クロック信号の各々は、前
    記シングルチップ記憶装置の各々の前記オンチップマル
    チプレクス手段の各々に並列に与えられる、特許請求の
    範囲第５項記載の少なくとも２つの入力ポートと少なく
    とも４つの出力ポートとを有するデュアルアクセスディ
    ジタル記憶装置。
  7. 【請求項７】前記シングルチップ記憶装置複数ビットア
    ドレス可能レジスタの各々は、個別的にアドレス可能な
    下位複数ビット部分を含み、前記シングルチップ記憶装
    置の各々は、 前記シングルチップ記憶装置アドレス指定手段に接続さ
    れた出力を有しかつ第１の反転入力において双状態下位
    読出／書込信号を受取りかつ第２の反転入力において前
    記２相クロック信号を受取る第１のオンチップ“ＡＮ
    Ｄ”ゲートと、 前記シングルチップ記憶装置アドレス指定手段に接続さ
    れた出力を有しかつ第１の反転入力において双状態上位
    読出／書込信号を受取りかつ第２の反転入力において前
    記２相クロック信号を受取る第２のオンチップ“ＡＮ
    Ｄ”ゲートとをさらに備え、 これにより、前記クロック位相信号のうちの前記所定の
    信号の印加期間中に、前記下位読出／書込信号の状態お
    よび前記上位読出／書込信号の状態にそれぞれ依存し
    て、前記クロック位相信号の前記印加期間中に前記マル
    チプレクス手段によって前記シングルチップ記憶装置ア
    ドレス指定手段に通信された前記書込アドレスを有する
    前記ＲＡＭの各々に１つずつ設けられた前記記憶レジス
    タの内容は、前記シングルチップ入力ポート手段のうち
    の所定の手段において受取られた前記複数ビットデータ
    ワードの下位部分によって置換えられ、および／または
    前記ＲＡＭの各々に１つずつ設けられた前記記憶レジス
    タの前記上位部分の内容は、前記シングルチップ記憶装
    置入力ポート手段のうちの前記所定の手段において受取
    られた前記複数ビットデータワードの前記上位部分によ
    って置換えられ、さらに、前記下位および上位読出／書
    込信号の各々は、前記シングルチップ記憶装置の各々の
    前記オンチップ“ＡＮＤ”ゲートの各々に並列に与えら
    れる、特許請求の範囲第６項記載の少なくとも２つの入
    力ポートと少なくとも４つの出力ポートとを有するデュ
    アルアクセスディジタル記憶装置。
JP60225969A 1984-10-10 1985-10-09 デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 Expired - Fee Related JPH0636313B2 (ja)

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