JPH03158261A - 記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 複数の画素形成手段から成るライン記録ヘッドと、画素
データの書き込み、読みだしを行う２つの記憶手段と、
該記憶手段の書き込みアドレスを発生するライトアドレ
ス発生手段と、該記憶手段の読み出しアドレスを発生す
るリードアドレス発生手段と、該リードアドレス発生回
路のキャリーにより該記憶手段のどちらか一方を画素デ
ータの書き込みに、もう一方を画素データの読み出しと
するり−ド／ライト制御手段と、画素データを要求する
データ転送制御手段と、該リード／ライト制御手段によ
り該記憶手段の書き込み、読み出しアドレスを切り替え
る切り替え手段と、画素デー［産業上の利用分野］ 本発明はライン記録可能な記録装置に関する。

［従来の技術］ 従来ライン記録可能な記録装置は第４図に示すように２
つの記憶手段を持ち一方をデータの書き込みに、もう一
方をデータの読み比しに使い、１ラインの記録が終了す
る毎に書き込みと読みだしを反転させ高速記録を実現し
てきた。この際外部からの画素データの転送は１ライン
記録時間内に１ラインに記録する全てのデータの転送を
行っていた。

しかし記録サイズの拡大、または高密度化により１ライ
ンの画素数が増え、記憶容量が増大し高価格になる課題
があった。

［発明が解決しようとする課題］ 本発明は上記のような課題を解決するもので、その目的
とするところはライン記録ヘッドをブロックに分け、各
ブロックを時分割に記録する時分割駆動を行い、時分割
駆動毎に書き込み、読み出しを行い、記憶容量を低減し
た安価な記録装置を提供することにある。

［課題を解決するための手段］ 本発明の印写装置は、複数の画素形成手段から成るライ
ン記録ヘッドと、画素データの書き込み、読みだしを行
う２つの記憶手段と、該記憶手段の書き込みアドレスを
発生するライトアドレス発生手段と、該記憶手段の読み
出しアドレスを発生するワードアドレス発生手段と、該
リードアドレス発生回路のキャリーにより該記憶手段の
どちらか一方を画素データの書き込みに、もう一方を画
素データの読み出しとするリード／ライト制御手段と、
画素データを要求するデータ転送制御手段と該リード／
ライト制御手段により該記憶手段の書き込み、読み比し
アドレスを切り替える切り替え手段と、画素データの処
理と該ライン記録ヘッドを制御する記録ヘッド制御手段
と、記録メカニズムとを具備することを特徴とする。

［実施例］ 以下、本発明について実施例に基すいて詳細に説明する
。

第１図に本発明の一実施例の概略構成を示す。

１は入力画素データ、２．３はスリーステートバッファ
、４は第１の記憶手段、５は第２の記憶手段、６はアド
レス切り替え手段、７はデータ同期信号、８はデータ要
求信号、９はデータ転送制御手段、１０はクロック発生
手段、１１はライトアドレス発生手段、１２はワードア
ドレス発生手段、１３．１４はスリーステートバッファ
、１５は記録ヘッド制御手段、１６はリード／ライト制
御手段、１７は時分割数をカウントする時分割カウント
手段、１８は記録ヘッド、１９は記録メカニズムである
。

以下本実施例を説明する。

画素形成手段をＭ個（Ｍ≧２、Ｍは整数）から成るライ
ン記録ヘッド１８をＮ分割（Ｎ≧２、Ｎは整数）のブロ
ックに分けて時分割駆動を行う場合を説明する。

第２図のタイムチャートに示すようにデータ転送制御手
段９よりデータ要求信号８を外部に対し出力し、外部に
画素データ１を要求する。外部から画素データ１と共に
、画素データ１に同期したデータ同期信号７がデータ転
送制御９に入力される。データ同期信号７によりデータ
転送制御手段９はライトアドレス発生手段１１を動作さ
せ、アドレス切り替え手段６を通して記憶手段４に対し
アドレスを発生する。それと同時に、画素データ１はリ
ード／ライト制御手段により開かれたスリーステートバ
ッファ３（スリーステートバッファ４は閉じている）を
通して第１の記憶手段４に書き込まれる。このデータの
書き込みを連続してｙ÷Ｎ回行いデータ要求信号８の出
力を止める。　（以後書き込み動作とする。）またこの
場合転送されるデータは第３図に示すＮ＝２の位置の画
素データである。

書き込み動作と同時に、リードアドレス発生手段１２は
クロック発生手段１０により動作し、アドレス切り替え
手段６を通して第２の記憶手段５にアドレスを発生させ
、既に書き込まれている画素データを読み出す。読み出
されたデータは記録ヘッド制御手段１５により処理され
記録ヘッド１８に転送されＭ÷Ｎ個の画素が時分割カウ
ント手段１７の出力により指示され第３図のＮの位置し
こ記録される。

以上の動作（以後読み出し動作とする）終了後リード／
ライト制御手段１６はスリーステートバッファ２．３．
１３．１４及びアドレス切り替え手段６を明り替え、更
に第２図に示すように１時分割の記録終了信号によりデ
ータ要求信号８を再度山力させ、前述した書き込み動作
及び読み出し動作を行う。この場合書き込み動作は第３
図に示すＮ＝３の画素データを第２の記憶手段５に書き
込み、読み出し動作は第１の記憶手段４から読み出し第
３図に示すＮ＝２の位置に記録する。

以上のように書き込み動作と読み出し動作を交互に行う
ことにより１ライン、更には１画面を形成する。

［発明の効果］ 以上述べたように本発明によれば、Ｎ分割の時分割駆動
を行う場合、記憶容量をｌ／Ｎに低減できる効果を有す
る。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図。 第２図は本発明の実施例のタイムチャート図。 第３図は本発明の記録を示した図。 第４図は従来例のブロック図。 ２、！　　１３Ｊ４．　　スリースナートハ〜７ア竿１
図 面素データ 第１の記憶手段 第２の記憶手段 アドレス切り替え手段 データ転送制御手段 ライトアドレス発生手段 リードアドレス発生手段 データ処理手段 リード／ライト制御手段 時分割カウント手段 ライン記録ヘッド 記録メカニズム

Claims (1)

【特許請求の範囲】
1. 複数の画素形成手段から成るライン記録ヘッドと、画素
   データの書き込み、読みだしを行う２つの記憶手段と、
   該記憶手段の書き込みアドレスを発生するライトアドレ
   ス発生手段と、該記憶手段の読み出しアドレスを発生す
   るリードアドレス発生手段と、該リードアドレス発生回
   路のキャリーにより該記憶手段のどちらか一方を画素デ
   ータの書き込みに、もう一方を画素データの読み出しと
   するリード／ライト制御手段と、画素データを要求する
   データ転送制御手段と、該リード／ライト制御手段によ
   り該記憶手段の書き込み、読み出しアドレスを切り替え
   る切り替え手段と、画素データの処理と該ライン記録ヘ
   ッドの制御を行う記録ヘッド制御手段と、記録メカニズ
   ムとを具備し、時分割駆動を行う際、時分割単位で画素
   データの書き込み、読み出しを行うことを特徴とする記
   録装置。