JPH03158952A - Ｄｍａコントローラおよび情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理システムにおけるマイクロプロセッ
サ応用機器のダイレクト・メモリ・アクセス・コントロ
ーラ（本明細書中ＤＭＡコン１〜ローラと記す）に係り
、特に高速なコマンドチェインの実行に好適なりＭＡコ
ントローラに関するものである。

［従来の技術］ マイクロプロセッサ応用機器においてメモリ・Ｉ１０間
のデータの直接転送を行なうＤＭＡコントローラはマイ
クロプロセッサからの制御コマンドによって動作を制御
される。

この制御コマンドは、単純にＤＭＡコントローラの内部
レジスタに設定する方式と、コマンドディスクリブタと
して、マイクロプロセッサとＤＭＡコントローラの共通
メモリにマイクロプロセッサが書き込み、ＤＭＡコント
ローラが該共通メモリ上のコマンドディスクリブタを読
み出してその内容に従い動作する方式がある。

後者のディスクリブタ方式は、あらかじめマイクロプロ
セッサからコマンドシーケンスを、ディスクリブタ列と
してメモリ上に設定しておけば、後はＤＭＡコントロー
ラが該コマンドディスクリブタ（以下コマンドと称す）
をメモリより読み出し、チエインして逐次実行していく
。

従来のコマンドチェイン技術については、特開昭６３−
２４９２４９に開示されている。

以下、この技術を、第６図を用いて説明する。

第６図（ａ）は、前記従来技術の原理を示すための概略
ブロック図である。

図中、５００は指令語発生手段、５０１は識別子付加手
段、５１０は指令語発生手段５００と識別子付加手段５
０１の機能を実現するための演算処理装置（以下ＣＰＵ
と記す）、５０２はコマンド、５０３は主記憶装置、５
０４はデータ入出力およびＤＭＡ処理を行なう入出力イ
ンタフェース装置、５０５は入出力インタフェース装置
５０４に対するコマンドをチエイン処理する制御装置で
ある。

第６図（ｂ）は、第６図（ａ）のＣＰＵ５１０が、入出
力インタフェース装置５０４および制御装置に対して与
えるコマンド列を表わした図である。

第６図（ａ）において、ＣＰＵ５１．０は、指令語発生
手段５００が生成したコマンドに対し、識別子付加手段
５０１が識別子として最上位ビット（ＭＳＢ）に′１′
又は１０′のビットデータを付加する。このＭＳＢ　’
１’はコマンド自体の存在を示し、ＭＳＢ　’Ｏ’は、
次コマンドが未生成であることを示す。

よって制御手段５０５は、主記憶装置５０３」二に格納
された第６図（ｂ）に示すコマンド列を読み出して、Ｍ
ＳＢが′１′であるコマンドを順次処理し、ＭＳＢが１
０′であるコマンドを読み出した時点で、次のコマンド
の待ち状態となる。

ｊ５、ＣＰＵ５１０は、入出力インタフェース装置５０
４の動作と並行して、次のコマンドを生成する。

さらに、制御手段５０５は、前述のコマンド待ち状態以
後は、主記憶装置５０３上から次のコマンドを読み出す
のではなく、直接バス上のコマンド５０２を取り込み実
行する。

以上のように、従来技術によれば、コマンドの識別子を
設けることによってコマンド生成処理と、コマンドチェ
インして入出力を行なう処理が同時進行可能となるため
システム全体の処理速度が向上する。

［発明が解決しようとする課題］ 前記従来技術は、ＣＰＵのコマンド生成処理と、入出力
処理を行なうためのコマンドチェイン処理との同時進行
を達成できるが、入出力処理と主記憶装置からのコマン
ド読み出し処理の効率向上については配慮されていなか
った。

つまり、１個のコマンドに対応する入出力処理を終了し
て、次のコマンドチェインを行なうための主記憶装置へ
のメモリアクセスに時間を消費するという問題点があり
、特にＣＰＵから主記憶装置へのコマンド格納と、コマ
ンドチェインが同時に生じた場合にはメモリアクセスの
競合により、コマンドチェイン処理に要する時間が多く
なる。

本発明の第一の目的は、入出力処理のオーバーヘッドで
あるコマンドチェイン処理時間を短縮することにより入
出力処理を高速化できるＤＭＡコントローラおよび該Ｄ
ＭＡコントローラを備えたを情報処理システムを提供す
ることにある。

また、入出力処理は、入出力データを、主記憶装置上か
ら読み出しまたは格納するため、主記憶装置の入出力デ
ータのアクセスとコマンドのアクセスとがアクセス競合
を生じる場合がある。

本発明の第二の目的は、前記入出力データと前記コマン
ドの格納・読み出しとのメモリアクセス競合時間を短縮
することにより入出力処理を高速− 化できるＤＭＡコントローラおよび該ＤＭＡコントロー
ラを備えた情報処理システムを提供することにある。

また、コマンドチェイン制御装置が、ＣＰＵがらのコマ
ンドをチエインする処理と並行にＣＰＵがコマンドを生
成するシステムにおいて、ＣＰＵのコマンド生成処理の
方がコマンドチェイン処理より速い場合や、コマンドを
設定するメモリが限られておりＣＰＵが一度にコマンド
列を設定できない場合に生じる待ち時間、ＣＰＵが他の
処理を行なえること、すなわちＣＰＵ効率を高めるべき
である。

本発明の第三の目的はＣＰＵが設定したコマンドのチエ
イン処理状態を容易に検出する手段を提供することによ
りシステム性能を高速化できるＤＭＡコントローラおよ
び該ＤＭＡコントローラを備えた情報処理システムを提
供することにある。

［課題を解決するための手段］ 前記第１の目的達成のために、本発明は、ＤＭＡコント
ローラが実行するＤＭＡ転送を指示８− する指令語を１以上蓄積する指令語列一時記憶手段と、
コマンドチェインＤＭＡ転送処理中に、以降のＤＭＡ転
送を指示する１以上の指令語を先行して取り込み、指令
語列一時記憶手段に格納する手段とを有することを特徴
とする第１のＤＭＡコントローラを提供する。

また、コマンドチェインＤＭＡ転送を実行する機能を有
するＤＭＡコントローラであって、相互に独立したコマ
ンド用ポートと、ＤＭＡ転送対象データ用ポートとを有
することを特徴とする第２のＤＭＡコントローラを提供
する。また、あわせて、ＤＭＡ転送対象データ用ポート
で第１のバスに接続し、コマンド用ポートで第２にバス
に接続した前記のＤＭＡコンｌ−ローラと、第１のバス
に接続した記憶手段と、第１のバスと第２のバスとに、
それぞれ独立にアクセスするＣＰＵ（中央処理装置）を
有することを特徴とする第１の情報処理システムを提供
する。

また、前記第１および第２の目的達成のために、本発明
は、外部よりライトアクセス可能、がっ、ＤＭＡコント
ローラが順次読み出し実行するＤＭＡ転送を指示する１
以上の指令語を蓄積可能な先入れ先出しメモリを有する
ことを特徴とする第３のＤＭＡコントローラを提供する
。

また、前記第１、第２および第３の目的達成のために、
本発明は、ＤＭＡコントローラが順次読み出し実行する
ＤＭＡ転送を指示する指令語を１以上蓄積する先入れ先
出しメモリと、先入れ先出しメモリの格納データ数を計
数する手段と、外部より所定数ｎ　（ｎは前記先入れ先
出しメモリに格納可能なデータ数以下の整数）を設定可
能な記憶手段と、前記計数手段の結果と前記記憶手段中
の値とを比較する手段と、比較の結果を外部に出力する
手段と、を有することを特徴とする第４のＤＭＡコント
ローラを提供する。

また、前記第３の目的達成のために、本発明は、ＤＭＡ
転送を指示する指令語を格納する記憶手段と、記憶手段
に指令語を格納するＣＰＵ（中央処理装置）と、記憶手
段に格納された指令語を読み出しコマンドチェインＤＭ
Ａ転送を実行するＤＭＡコントローラを有する情報処理
システムであって、　記憶手段は、格納した各指令語に
対応する識別子フィールドを有し、 ＤＭＡコントローラは、処理を終了した指令語に対応す
る前記識別子フィールド「処理済み」を示すデータを書
き込む手段を有することを特徴とする第２の情報処理シ
ステムを提供する。

また、前記第３の目的達成のために、ＣＰＵ（中央処理
装置）が発生した指令語に従いコマンドチェインＤＭＡ
転送を実行する手段と、ＣＰＵが発生した指令語のうち
、未実行の指令語数に関連した情報を出力する手段とを
備えたＤＭＡコントローラと、 ＤＭＡコントローラにＤＭＡ転送を指示する指令語を発
生する手段を備え、ＤＭＡコン１′−ローラが出力した
前記未実行の指令語数に関連した情報に応じて処理をス
ケジューリングするＣＰＵと、を有することを特徴とす
る第３の情報処理システムをも提供する。

また、本発明は、あわせて、前記ＤＭＡコント１１− ローラを備えたことを特徴とする１チップＬＳＩ、特に
ｌチップマイクロコンピュータを提供する。

また、本発明は、前記ＤＭＡコントローラまたは前記１
チップＬＳＩ、特に１チップマイクロコンピユータを備
えたことを特徴とする第４の情報処理システムを提供す
る。

［作　用］ 本発明に係る第１のＤＭＡコントローラによれば、コマ
ンドチェインＤＭＡ転送処理中に、以降のＤＭＡ転送を
指示する１以上の指令語を先行して取り込み、指令語列
一時記憶手段に格納する。

これにより、ＤＭＡ転送を行なう時点で指令語を読み出
す必要がなく、メモリアクセス時間およびＣＰＵ等との
メモリバス競合による損失時間等が省略でき、高速なコ
マンドチェインが実現できる。

また、本発明に係る第２のＤＭＡコントローラによれば
、指令語はコマンド用ポートより入力または入出力し、
ＤＭＡ転送対象データはＤＭＡ転送対象データ用ポート
より入出力する。

また、本発明に係る第１の情報処理システムに１２ よれば、ＣＰＵの発生した指令語は第２のバスを介して
ＤＭＡコントローラに取り込まれ、また、ＤＭＡ転送対
象データは第のバスを介して入出力される。これにより
、入出力データメモリのアクセスとＣＰＵが生成した新
たなコマンドを格納するためのメモリアクセスが同バス
上で競合しないため高速なコマンドチェインが実現でき
る。

また、本発明に係る第３のＤＭＡコントローラによれば
、ＤＭＡコントローラが順次読み出し実行するＤＭＡ転
送を指示する１以上の指令語は、外部より先入れ先出し
メモリに転送される。これにより、ＤＭＡ転送を行なう
時点で指令語を読み出す必要がなく、メモリアクセス時
間およびＣＰＵ等とのメモリバス競合による損失時間等
が省略でき、また、メモリアクセスが競合しないため高
速なコマンドチェインが実現できる。

また、本発明に係る第４のＤＭＡコントローラによれば
、先入れ先出しメモリに格納されている指令語データ数
は計数され、記憶手段に設定されている所定数ｎ比較さ
れる。そして、その比較の結果は外部に出力される。

また、本発明に係るは、第２の情報処理システムによれ
ば、ＤＭＡコントローラは、処理を終了した指令語に対
応する前記識別子フィールド「処理済み」を示すデータ
を書き込む。

また、本発明に係る第３の情報処理システムによれば、
ＤＭＡコントローラは、ＣＰＵが発生した指令語に従い
コマンドチェインＤＭＡ転送を実行すし、また、ＣＰＵ
が発生した指令語のうち、未実行の指令語数に関連した
情報を出力する。

方、ＣＰＵは、ＤＭＡコントローラにＤＭＡ転送を指示
する指令語を発生し、また、ＤＭＡコントローラが出力
した前記未実行の指令語数に関連した情報に応じて処理
をスケジューリングする。これにより、ＣＰＵの処理効
率が向上し、システム全体の処理性能の高速化が達成で
きる。

（以下余白） ［実施例］ 以下、本発明の第１の実施例を説明する。

第１図（ａ）に、本実施例に係るＤＭＡコントローラの
構成を示す。

本実施例に係る情報処理システムのＣＰＵや主記憶装置
を含めたシステム全体についての構成は、前述した従来
技術の第６図（ａ）と同様な構成であるので説明を省略
する。

第１図（ａ）は、第６図に示した入出力インタフェース
装置５０４と制御手段５０５を、一体化して、伝送制御
ＬＳＩ等のＤＭＡコントローラとして示したものである
。

第１図（ａ）において、２は入出力処理部であり１個の
コマンドに従った実際のデータ入出力処理を行なう。

３はコマンドチェイン処理を行なうコマンド実行制御部
である。４はコマンドディスクリブタを主記憶装置から
読み出すためのメモリインタフェース回路であり、以下
、コマンド読み出し回路と称する。５は前述のコマンド
列一時記憶手段であ５ るメモリ配列を示したものであり、６，７は前述のコマ
ンド列一時記憶手段の制御手段であり６はコマンド書き
込み位置を管理するライトポインタ、７はコマンド読み
出し位置を管理するリードポインタである。

次に、第１図（ｂ）に、本実施例に係るコマンド処理の
流れを示す。

第１図（ｂ）ににおいて、縦方向は時間軸を表す。

第１図（ｂ）中、ＭＭは主記憶装置を示し、ＩＯＣはＤ
ＭＡコントローラを示し、ｒｏはＤＭＡコントローラ中
の入出力処理部２を示す。

第１図（ｂ）を用いて、第１図（ａ）の各構成要素の動
作を説明する。

まず、第１図（ｂ）において、ＣＰＵは既に生成したコ
マンド列ｃ　ｍ　ｄ　（１）、ｃ　ｍ　ｄ”（２）、ｃ
　ｍ　ｄ　（３）を主記憶装置ＭＭに格納する。ＤＭＡ
コントローラ１である工○Ｃはコマンド読み出し回路４
を用いて主記憶装置ＭＭ上のｃ　ｍ　ｄ　（１）を読み
出し、ライトポインタ６の示すメモリ配列５」二の位置
ｃｍｄｒ（１）に設定する。この後、ライトポイン１６
− タ６は内容を更新してｃｍｄｒ（２）を指す。

ＤＭＡコントローラ１中のコマンド実行制御部３は、最
初のコマンドとしてリードポインタ７の示すｃｍｄｒ（
１）の内容である・ｃ　ｍ　ｄ　（１）を読み出し、入
出力処理部２に対してコマンド開始情報ｃｍｄｓ（１）
を与える。

また、この後、リードポインタ７は内容を更新してｃｍ
ｄｒ（２）を指す。

次に、ＤＭＡコントローラ１は、入出力処理部２による
ｃｍｄ（１）処理の終了を待たずに、主記憶装置ＭＭ上
のコマンドｃ　ｍ　ｄ　（２）、ｃ　ｍ　ｄ　（３）を
順次読み出しメモリ配列５のｃｍｄｒ（２）、ｃｍｄｒ
（３）に設定する。

その後、入出力処理部２より、ｃ　ｍ　ｄ　（１）の処
理を終えた旨コマンド終了情報ｃｍｄＥ（１）により通
知されると、コマンド実行制御部３は、主記憶にあくせ
すすることなく、即座に１１次のコマンドｃ　ｍ　ｄ　
（２）をメモリ配列５から読み出し、コマンド開始情報
ｃ　ｍ　ｄ　Ｓ　（２）を入出力処理部２に与えること
ができる。

したがって、コマンドチェインに要する時間である第１
図（ｂ）中のし、は、従来の主記憶がらその都度コマン
ドを読み出すコマンドチェイン装置より短縮さ九る。

以上により、本実施例に係るＤＭＡコンチョローラによ
れば、コマンドチェイン処理の高速化が実現できるため
、本ＤＭＡコントローラを備えた情報処理システムはＣ
ＰＵが何ら新たな処理を行うことなく、ＤＭＡ転送を高
速化できる。したがい、システムの処理効率を向上でき
る。

次に、本発明の第２の実施例について説明する。

第２図（ａ）に、本実施例に係る、情報処理システムの
システム全体の構成を示す。

図中、１００は主記憶装Ｗ５０３とは異なるバスである
コマンドメモリバスに接続されたコマンドディスクリブ
タ格納用記憶手段としてのコマンドメモリである。

他の構成要素は、前述した従来技術に係る第６図（ａ）
の同符号部と同様である。入出力処理装置５０４ａはＩ
１０機器と主記憶装置５０３間のデータ転送を含む実際
のデータ入出力処理を行ない、入出力制御装置５０５ａ
はメインメモリバスではなくコマンドメモリバスに接続
される。

なお、入出力処理装置５０４ａと入出力制御装置５０５
　ａが、ＤＭＡコン１−ローラの構成要素となる。

第２図（ｂ）に、本実施例に係るコマンド処理の流れを
示す。

図中、縦方向は時間軸を表す。

第２図（ｂ）中、ＬＭはコマンドメモリ１００を示し、
ＩＯＣは入出力制御装置５０５ａを示し、ＩＯは入出力
処理装置５０４ａを示し、ＭＭは主記憶装置５０３を示
している。

第２図（ｂ）を用いて、本実施例の動作を説明する。

まず、ＣＰＵ　　５１０は、既に生成したコマンド列ｃ
　ｍ　ｄ　（１）、ｃ　ｍ　ｄ　（２）、ｃｍｄ（３）
をｍｌ−／ノドメモリ１００　（ＬＭ）に格納する。入
出力制御装置５０５ａ（ＩＯｃ）は、コマンドメモリ１
００上のコマンドｃ　ｍ　ｄ　（１）を読み出し、これ
に対応９− したコマンド開始情報ｃｍｄｓｃ１）を入出力処理装置
５０４ａに与える。入出力処理装置５０４ａは、Ｉｌｏ
と主記憶装置５０３との間のデータ転送処理を１回以上
行ないｃ　ｍ　ｄ　（１）に対応する処理を完了しコマ
ンド終了情報ｃｍｄ（１）で入出力制御装置５０５ａに
応答する。

一方、この入出力処理中に、ＣＰＵ５１０は新たなコマ
ンドｃ　ｍ　ｄ　（４）を生成する。このｃｍｄ（４）
は、主記憶装置５０３とは無関係なコマンドメモリバス
上のコマンドメモリ１００へ格納すればよいので、前記
ｃ　ｍ　ｄ　（１）に対応するデータ入出力処理による
メインメモリバスアクセスとは競合しない。

したがって、本実施例によれば、コマンド追加時等のバ
ス競合を防止できるためコマンドチェイン処理の高速化
が実現できる。

なお、本実施例においても、入出力制御装置５０５ａは
コマンドメモリ１００中のコマンドを入出力処理装置５
０４ａのコマンドの処理に先行して読み出しコマンド開
始情報ｃ　ｍ　ｄ　Ｓを、あら２〇− かじめ作成・蓄積することによりコマンドチェイン時間
を短縮することが可能である。第２図（ｂ）のＩＯＣに
よるｃｍｄ（２）、ｃ　ｍ　ｄ　（３）、ｃｍｄ（４）
の読み出しは、この先行読み出しを示している。

本実施例の構成において、この機能を実現する方法は前
述の第一の実施例との組み合せで可能となる。その技術
は、後述するＦＩＦＯを用いた方式に類似するため、こ
れ以上の説明は省略する。

次に、本発明の第３の実施例を説明する。

第３図に、本実施例に係るＤＭＡコントローラの構成を
示す。

図中、前述した第１実施例に係るＤＭＡコントローラの
構成を示す第１図（ａ）と同符号の構成要素は、第１実
施例に係るＤＭＡコントローラの法符号部と同様である
ので説明を省略する。

図中、２００はＦＩＦＯであり、２０１はレジスタの配
列を示し、第１実施例のメモリ配列５に類似するコマン
ド一時記憶手段である。

また、２０２はライトポインタとリードポインタの一致
、すなわち、ＦＩＦＯフルを示すＦＩＦＯステータス信
号の生成回路としての比較器である。ＦＩＦＯフルとは
ＦＩＦＯの満杯状態を言う。

さて、本実施例と、前記第１実施例の相違点は、第１実
施例においてはＤＭＡコントローラ１ａが、コマンドを
主記憶装置から先行読み出ししたのに対し、本実施例で
は、ＣＰＵよりのコマンドの記憶手段をＤＭＡコントロ
ーラ内のＦＩＦＯ２００のレジスタ配列２０１としたた
め、ＤＭＡコントローラ１ａは外部に対しコマンド読み
出し動作を伴わない。

したがい、本実施例では、ＣＰＵが、ＤＭＡコントロー
ラ１ａのＦＩＦＯ２００がフルにならないことを比較器
２０２の出力であるＦＩＦＯステータス信号で監視しつ
つ、コマンドを連続的にＦＩＦＯ２００に格納すること
により、ＤＭＡコントローラ１ａのコマンドの先行読み
出しと同様な機能が実現できる。

したがって、前記第１実施例と同様の効果を実現できる
。

さらに、また、前記ＦＩＦＯとＣＰＵを結ぶバスと、入
出力処理部２のデータ入出力に関するバスとを分離して
設けることにより前記第２実施例と同様な効果を実現で
きる。

次に、本発明に係る第４の実施例を説明する。

本実施例は、前記第３実施例のＦＩＦＯ２００を本実施
例に係るＦＩＦＯに置き換えた構成となっている。

第４図に本実施例に係るＦＩＦＯの構成を示す。

図中３００はコマンド数を記憶するプリセットレジスタ
、３０１はコマンド数を計算する演算器、３０２はコマ
ンド数を検出する比較器である。

演算器３０１はライトポインタ６とリードポインタ７の
内容からレジスタ配列２０１中の未処理コマンド数ｍを
計算する。一方、プリセットレジスタ３００には外部の
ＣＰＵからあらかじめ適当な値ｎ　（ｎはＦＩＦＯ段数
以下の整数）が設定される。比較器３０２はプリセラ１
へレジスタ３００の中の値ｎと演算器３０１の計算した
未処理コマンド数ｍを比較し、一致或いは大小関係を２
３− ４− ＦＩＦＯステータスとしてＦＩＦＯ２００ａの外部に対
し出力する。

したがって、ＣＰＵはＦＩＦＯ２００ａに対しコマンド
未処理数がｐ個となったら新たなコマンドを生成しＦＩ
ＦＯ２００ａに格納するという条件でｑ個（ｑ＞ｐ）の
コマンドをあらかじめＦＩＦＯに連続的に格納し、かつ
、プリセットレジスタ３００にｎ＝ｐを設定しておけば
、ＤＭＡコントローラが（ｑ−ｐ）個のコマンド処理を
行なっている期間はコマンド生成以外の処理が可能とな
る。

特にＦＩＦＯステータス信号をＣＰＵへの割り込みとし
て情報処理システムを構成すれば、ＣＰＵのスジューリ
ングは、より効率向上が望める。

以上のように本実施例によれば、ＤＭＡコントローラに
用いるＦＩＦＯ中の未処理コマンド数を容易にＣＰＵが
検出でき、ＣＰＵ使用効率を高めることによって、情報
処理システムのシステム全体の処理性能高速化が実現で
きる。

次に、本発明の第５の実施例について説明する。

第５図（ａ）に、本実施例で用いるコマンド列の構造を
示す。

本図は、特に、ＣＰＵから主記憶装置上のコマンドディ
スクリブタ格納領域に３個のコマンドを格納した直接の
状態を示したものである。なお、説明の簡単化のために
、本実施例ではＤＭＡコントローラは前述のコマンド先
行読み取り処理は行なわないこととする。

格納直後、コマンド１，２．３に対し、前記従来技術に
おいて説明した（第６図参照）従来の識別子がＲＥＱフ
ィールドにセットされる。また、本実施例で設けるＡＣ
Ｋフィールドの用済み識別子は「必要状態」を示す０′
に設定する。

第５図（ｂ）は、第５図（ａ）で設定された主記憶上の
コマンド列のうちコマンド１，２をＤＭＡコントローラ
が処理を終えた状態を示す。

このとき、コマンド１，２のＡＣＫフィルードはｒ用済
み状態」として１′であり、コマンド３のＡＣＫフィー
ルドは「必要状態」を示す１０１　となる。

ＣＰＵは、コマンドＡＣＫフィールドを監視することに
よりＤＭＡコントローラによるコマンド処理状態が検出
できる。そこで、ＣＰＵは、「必要状態」であるコマン
ドが多い場合にはコマンド生成処理以外の処理を実行す
るようスケジューリングできる、したがって、情報処理
システムのシステム全体の処理性能を高速化することが
できる。

なお、ＡＣＫフィールドをセットする具体的な方法とし
ては、例えばＤＭＡコントローラのコマンド読み出し手
段をリード・モディファイ・ライト可能な回路にするな
どの方法があり、ここでは説明を省略する。

また、ＤＭＡコントローラを第１実施例で示したような
先行読み取り可能な装置とした場合には、ＡＣＫフィー
ルドをセットするタイミングは、対応するコマンドを主
記憶装置からＤＭＡコントローラ内に読み出した時点で
もよい。

以上説明したように本実施例によれば、コマンドディス
クリブタ列を実際のコマンド処理に先行して読み込むこ
とにより、コマンドチェイン時のオーバーヘッド時間を
短縮できるというコマンドチェイン高速化の効果がある
。

また、コマンドディスクリブタ列の記憶装置をコマンド
実行によるデータ転送と切り離したバス上に配置するこ
とにより、ＣＰＵからのコマンド追加処理とコマンド実
行時のデータ転送処理がバス競合を生じないため、高速
なデータ転送処理が可能となる。

さらに、コマンドのチエイン処理状態をＣＰＵが容易に
検出できるため、ＣＰＵにコマンド生成以外の処理をス
ケジューリング可能となりＣＩ）　Ｕ使用効率の向上と
いうシステム性能の高速化という効果がある。

［発明の効果］ 以上のように、本発明によれば、入出力処理のオーバー
ヘッドであるコマンドチェイン処理時間を短縮すること
により入出力処理を高速化できるＤＭＡコントローラお
よび該ＤＭＡコントローラを備えたを情報処理システム
を提供することがで２７− きる。

また、入出力データと前記コマンドの格納・読み出しと
のメモリアクセス競合時間を短縮することにより入出力
処理を高速化できるＤＭＡコントローラおよび該ＤＭＡ
コントローラを備えた情報処理システムを提供すること
ができる。

また、ＣＰＵが設定したコマンドのチエイン処理状態を
容易に検出する手段を提供することによりシステム性能
を高速化できるＤＭＡコントローラおよび該ＤＭＡコン
トローラを備えた情報処理システムを提供することがで
きる。

なお、本実施例に係る各ＤＭＡコントローラは、単独で
、または、ＣＰＵと共に１チップＬＳＩ化するのが望ま
しい。また、他の構成要素と共に１チップＬＳＩ化して
も良い。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例に係るＤＭＡコント
ローラの構成を示すブロック図、第１図（ｂ）は第１実
施例に係るコマンド処理の流れを示す説明図、第２図（
ａ）は本発明の第２実施例に係る情２８− 報処理システムの構成を示すブロック図、第２図（ｂ）
は第２実施例に係るコマンド゛処理の流れを示す説明図
、第３図は本発明の第３実施例に係るＤＭＡコントロー
ラの構成を示すブロック図、第４図は本発明の第４実施
例に係るＤＭＡコン１−ローラのＦＩＦＯの構成を示す
ブロック図、第５図（ａ）および第５図（ｂ）は本発明
の第５実施例に係る記憶コマンド列の処理を示す説明図
、第６図（ａ）は従来技術に係るコマンドチェイン制御
の原理を示すブロック図、第６図（ｂ）は従来技術に係
る記憶コマンド列を示す説明図である。 １・・・ＤＭＡコントローラ、２・・・入出力処理部、
３・・・コマンド実行制御部、４・・・コマンド読み出
し回路、５・・・メモリ配列、１００・・・コマンドメ
モリ、２００・・・ＦＩＦＯ１２０１・・・レジスタ配
列、３００・・・プリセットレジスタ、３０１・・・演
算器、３０２・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、ＤＭＡコントローラが実行するＤＭＡ転送を指示す
   る指令語を１以上蓄積する指令語列一時記憶手段と、コ
   マンドチェインＤＭＡ転送処理中に、以降のＤＭＡ転送
   を指示する１以上の指令語を先行して取り込み、指令語
   列一時記憶手段に格納する手段とを有することを特徴と
   するＤＭＡコントローラ。 ２、コマンドチェインＤＭＡ転送を実行する機能を有す
   るＤＭＡコントローラであって、相互に独立したコマン
   ド用ポートと、ＤＭＡ転送対象データ用ポートとを有す
   ることを特徴とするＤＭＡコントローラ。 ３、外部よりライトアクセス可能、かつ、ＤＭＡコント
   ローラが順次読み出し実行するＤＭＡ転送を指示する１
   以上の指令語を蓄積可能な先入れ先出しメモリを有する
   ことを特徴とする ＤＭＡコントローラ。 ４、ＤＭＡコントローラが順次読み出し実行するＤＭＡ
   転送を指示する指令語を１以上蓄積する先入れ先出しメ
   モリと、先入れ先出しメモリの格納データ数を計数する
   手段と、外部より所定数ｎ（ｎは前記先入れ先出しメモ
   リに格納可能なデータ数以下の整数）を設定可能な記憶
   手段と、前記計数手段の結果と前記記憶手段中の値とを
   比較する手段と、比較の結果を外部に出力する手段と、
   を有することを特徴とするＤＭＡコントローラ。 ５、ＤＭＡ転送を指示する指令語を格納する記憶手段と
   、記憶手段に指令語を格納するＣＰＵ（中央処理装置）
   と、記憶手段に格納された指令語を読み出しコマンドチ
   ェインＤＭＡ転送を実行するＤＭＡコントローラを有す
   る情報処理システムであって、 記憶手段は、格納した各指令語に対応する識別子フィー
   ルドを有し、 ＤＭＡコントローラは、処理を終了した指令語に対応す
   る前記識別子フィールド「処理済み」を示すデータを書
   き込む手段を有することを特徴とする情報処理システム
   。 ６、ＣＰＵ（中央処理装置）が発生した指令語に従いコ
   マンドチェインＤＭＡ転送を実行する手段と、ＣＰＵが
   発生した指令語のうち、未実行の指令語数に関連した情
   報を出力する手段とを備えたＤＭＡコントローラと、 ＤＭＡコントローラにＤＭＡ転送を指示する指令語を発
   生する手段を備え、ＤＭＡコントローラが出力した前記
   未実行の指令語数に関連した情報に応じて処理をスケジ
   ューリングするＣＰＵと、 を有することを特徴とする情報処理システム。 ７、ＤＭＡ転送対象データ用ポートで第１のバスに接続
   し、コマンド用ポートで第２にバスに接続した請求項２
   記載のＤＭＡコントローラと、第１のバスに接続した記
   憶手段と、第１のバスと第２のバスとに、それぞれ独立
   にアクセスするＣＰＵ（中央処理装置）を有することを
   特徴とする情報処理システム。 ８、請求項１、２、３または４記載のＤＭＡコントロー
   ラを備えたことを特徴とする１チップＬＳＩ、特に１チ
   ップマイクロコンピュータ。 ９、請求項１または３記載のＤＭＡコントローラまたは
   請求項８記載の１チップＬＳＩ、特に１チップマイクロ
   コンピュータを備えたことを特徴とする情報処理システ
   ム。