JPH0315916A - ＢｉＣＭＯＳ基準回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明はＢ　ｉ　ＣＭＯＳ集積回路の分野に関するもの
である。

［従来の技術および問題点］ 現在まで、エミッタ結合論理回路（ＥＣＬ）の信＠電圧
振幅と信号マージンは、単一オン・チップ電圧基準回路
によって制御ざれていた。この従来の方式の問題点は、
電圧は、基準回路の物理的近傍の電源電圧レベルをのみ
正確に基準としていることである。電Ｓ電流に伴って電
圧降下があるために、実際の′Ｒ源電圧は半導体チップ
全体にわたってかなり変化しており、したがって、基準
電圧トシテハ使えない．ＶＬＳ　Ｉ　　８　ｉ　ＣＭＯ
Ｓ回路の設計においてＥＣＬ論理回路が使われる時、こ
のことが特に問題点であることがわかっている。

第１図はａ準的ＥＣＬゲートの回路図である。

この回路は、（Ｎ形バイボーラ・トランジスタＯ１およ
び０２とをそなえた）差動対２とソース・・フォロワ段
階４とを有する。Ｎ形バイボーラ・トランジスタ０４お
よび０５が接続されていて、このゲートの出力を構成す
る。このゲートの電力消費ハＶ　Ｒ　Ｅ　Ｆ　１信号（
ＶＲＥＦＩＧ，ｔＪ圧である）によって！！１１１１さ
れる。もしトランジスタｏ３がその動作中飽和状態にな
らないように保持されているならば、（１・ランジスタ
０３のエミッタに接続された抵抗器Ｒを流れる）電流Ｉ
。Ｓは（ＶＲＥＦ１−ＶＢＥ）／Ｒｌ．：等しい。電圧
ＶＲＥＦ１はこのゲートの出力電圧振幅を制ＩｌＩｌす
る。このゲートの高出力レベルと低出力レベルとの間の
差はＩ。ｓｘＲであり、そしてこれは差動対のプル・ア
ップ抵抗器の両端間の電比降下であることがわかる。こ
のゲートの入力トリップ点は、電ｌＩｉ電圧■ＣＣとト
ランジスタ０２のベースの電圧との間の信号電圧ＶＲＥ
Ｆ２によって設定される。もしこのＥＣＬゲートの入力
（接続点ＩＮ）がこのゲートと同じような別のＥＣＬゲ
ートの出力からの信号によって駆動されるならば、最大
の信号マージンと最良の特性をうるために、ＶＲＥＦ２
はこの出力電圧振幅の中点に設定ざれるべきである。も
しＶＲＥＦ１とＶＲＥＦ２が一定レベルに保たれるなら
ば、ｖＣＣとＶＥＥの電源線路上の電圧降下はこの２つ
の電仕駐準を投立たなくするであろう。

第２図はチップ上のｖｃｃｔｕ源パッドとＶＥＥ電源バ
ンドの物理的な配茸図と、それに関連したグラフを示し
ている。第２図に８３いて、各パッドは相互に接近して
いる。電圧ＶＲＥＦＩと電圧ＶＲＥＦ２を生ずるバンド
・ギャップ基準回路は電源パッドの近くに配置され、そ
してＥＣＬ回路の各ブロックは電源パッドから遠い位置
に配置される。電源線路が有する抵抗値はモデル化して
抵抗器Ｒで表される。

第２図のグラフは、距離に対する選定された電圧の変化
を示したグラフである。Ｘ軸はその上に示された対応す
るＥＣＬ＠路の電源パッドからの距離を示し、そしてＹ
軸はそのＥＣＬゲートの中の主信号のｆ！　ｒｉ．を表
す。ｖＣＣ電源線路とＶＥＦ電ｉＩｒ１線路とに沿って
の電圧降下が、グラフの中の黒い領域で示されている。

電源線路の端部にあるＥＣＬ回路は最も大きな電圧降１
・を受ける。

ＶＲＥＦＩとＶＲＥＦ２は電源パッドを基準しているか
ら、それらはパッドからどのように遠く離れていても、
それには無関係に一定のレベルにある。１プれども、局
所ＥＣＬ回路におけるＶＲＥＦ１によって生ずる電流は
一定ではない。

これは、電源線路に沿って、ＥＣＬゲートの出力電圧の
低下という結果をもたらす。ＥＣＬゲートの高レベル出
力もまた、ｖＣＣ線路内の電圧降下によって、低下する
。これらの効果は信号マージンを大幅に劣化させる。も
しｍａ１６Ｊ路内の電圧降下が出力？ｔ１モ振幅の半分
以上であるならば、チップは正常動作とは全く程遠いも
のとなるであろう。

第３図は、標準的ＪＤＥＣパッケージの中に納まるよう
に設計されたＳＲＡＭの１つの例の図面である。第３図
にはまた、距離に対する選定ざれた電圧のグラフも示さ
れており、この，グラフは第２図に示されたグラフに対
応するものである。第３図では、チップの両端にＭ源パ
ッドが配置ざれている。電源線路に沿って電Ｌ［降−ト
が起こることの効果は（Ｊぼ同じであるが、この場合に
は、信号電圧振幅はより大きく、そして出力信号を受け
取る次のＥＣＬ段階に、順方向バイアスが加わることに
より突然に破局的に動作しなくなることが起こりつる。

第４図は、第２図および第３図に示された回路と同様の
構成であるが、多重（２個の）バンド・ギャップ基準回
路の図面である。第４図にもまた、距離に対する選定ざ
れた電圧の対応するグラフが示されている。２個のバン
ド・ギＶツブ回路が、パッケージのおのおのの端部に配
置されている。

この方式では、大きな設計領域が必要である。これらの
基準回路の配置の囚Ｊｆ性は、この方式の有効性を小さ
くする。基準回路から最も遠く離れているＥＣＬ回路は
なお信号の劣化を受けることになり、そしてそれはそれ
らの位置でどの位大きな電圧降下があるかに依存してい
る。同じような問題点は、電流モード論理（ＣＭＬ）ゲ
ートを有する他の回路においても起こる。第５図は標準
的ＣＭＬゲートの回路図であって、このゲートは、トラ
ンジスタ０３に接続された２つのトランジスタ０１およ
び０２で構成される、差動対２を有するＶＲＥＦＩの値
またはＶＥＥの値のいずれかが変わると、このゲートを
流れる電流が変わると共に、信号の振幅も変わることは
すぐにわかるであろう。ざらに、ＶＲＥＦ２またはｖＣ
Ｃが変わると、この回路阻止ａ能を信頼性のあるものに
するのに要求される、雑音マージンに有害な影響を与え
る。Ｂ　＋　ＣＭＯＳ／ＥＣＬ回路ブロックの電流に及
ぼす基準電圧の効果は、第６図に示されている。第６図
は、基準電圧の変化に対する電流ＩＥＥの変化を示した
グラフである。

［発明の目的と要約］ 本発明の１つの目的は、新規でかつ優れた性能を有する
基準回路をうることである。

本発明のまた別の目的は、８　ｉ　ＣＭＯＳ基準回路を
うることである。

本発明の前記目的は、局所電源レベルに関して定められ
る阜準電１モを設置することによってえられる。局所電
源レベルは基準′Ｎｉ流源の回路を用いて設定ざれる。

この基準？８流源は、電源の変動に対して特別の考察を
することなしに、チップを横断して経路を定めることが
できる。この′４流源は、局所電源レベルに対して基準
電圧を発生するアナログ駆動器への入力としての役割り
を果たす。その上に本発明が実施される半導体チップは
、ＰＭＯＳ電流鏡映器で実施される電流源フィードバッ
クと共に動作する、グローバル・バンド・ギャップ基準
回路を使用する。アナログ駆動器として、Ｂ＋ＣＭＯＳ
　　ＯＰ１（！岨器が用いられる。このアナログ駆動器
はバンド・−４！ヤップ基準出力を要求されたレベルに
変換し、それにより、そのチップのＥＣＬ回路に対し低
インピーダンス源がえられる。（グローバル・バンド・
ギャップ基準回路からの）グローバル・バンド・ギャッ
プ電圧を電流基準に変Ｉ！Ｉ！ηることにより、そして
局所ＥＣＬ回路ブロックに電圧基準を再び生ずることに
より、グローバル・バンド・ギャップ回路の電源線路と
局所ＥＣＬブロックとの間の電圧降下差の効果は、事実
上なくなる。

［発明の効果Ｊ 本発明により次の利点がえられる。

（１）　　簡明なＥＣＬ信号電圧がＥＣＬ回路ブロック
内で最大の速さで変化する。

（２）　　単一終端ＥＣＬ信号に対するトラックド基準
により最大信号マージンがえられる。

（３）　　オフ・チップ・インタフェースに対する精密
基準レベルにより高特性Ｉ／Ｏがえられる。

＋４１　　？４源線路電圧降下の効果は最小であり、か
つ、回路ブロック内に抑えられている。

｛５｝　　ゲートをスイッチングするざいのフィードバ
ック雑音がバンド・ギャップ基準回路へ戻って伝播する
ことを防止することにより改良されたチップ動作マージ
ンがえられる。

｛６｝　　低インピーダンス電圧基準源により高度の電
流処理性能がえられ、このことはまた、バイボーラ・ト
ランジスタ処理マージンを改良するのに役立つ。

［実浦例］ 本発明の前記目的およびその他の目的と、本発明の特徴
および利点は、添付図面を参照しての下記の詳細な説明
により明らかになるであろう。

第７図は、本発明の好ましい実施例と、選定された電圧
対チップ距離のグラフとを示した図面である。各ＥＣＬ
回路ブロックはそれ自身の基準回路ＶＲＥＧＥＮを有づ
る。ＥＣＬが受信するのは電圧ではなくて、基準電流発
生器からの電流基準である。基準ｆｆｉ流発生器は、チ
ップ上に分布しているＥＣＬゲートのような遠隔位置に
信号を送る前に、バンドギャップ堪ｔ１！電流からの？
＋２圧を電流に変換する。これらの位置において、この
鎗準電流は電圧に変換され、それで局所ＥＣＬグートの
ような局所回路に対する正しい基準電流かえられる。し
たがって、本発明では、各ＥＣＬＬブロックに接続され
たＮ源線路内の電圧降下という前記問題点が事実上ない
。この図面に示されているように、Ｖ’ＲＥＦ１とＶＲ
ＥＦ２は局所電源レベルに正しく基づいている。各ＥＣ
Ｌブロックの中のＩ／Ｏ信号はいまは正しいレベルにあ
るので、最大信号マージンが復活する。信号はブロック
からブロックへオフセットしているだけである。

ＥＣＬ回路ブロック間のグローバル信号通信の問題点を
解決するために、いくつかの回路技術を用いることがで
きる。これらの技術は次のものを有している。すなわち
、差動信弓の使用、送信器からのトリップ点基準を有す
る単一終端信号、レベル・シフタ回路、ＶＣＣ？！！源
線路電圧降下を最小にすることである。ｖＣＣ降下を最
小に保つために、設計のさい、ｖｃｃａ路により多くの
領域を使うことができる。幅の大きな■ＣＣ電源線路を
用いると、その抵抗値は小さくなる。本発明より以前に
おいては、ｖｃｃａ路とＶＥＥＩｉ路との幅はいずれも
、電圧降下を小さくするために大きくなければならなか
った。個別の回路からの要請に応じて、これらの技術の
うちの１つまたは全部を用いることができる。ＥＣＬブ
ロックの闇の通信に対する差動信号により最良の信号マ
ージンかえられるが、より多くの設計領域を必要とし、
そしてまた利用可能な信号で実行できる論理動作があり
服される。単一終端信号を用いることができる。

けれども、１−リップ点基準レベルは、信号マージンを
改良するために、送信器から受信回路へ送られなければ
ならない。送信器および受信器の両方にレベル・シフタ
回路をそなえることにより、効果的な通信を行なうこと
ができるが、ある程度複雑な回路が付加ざれることにな
るであろう。けれども、最も簡単な方法はアース線路を
改良することである。ＥＣＬ回路内で（ＶＣＣ電源線路
の幅を大きくすることにより＞　ＶＣＣ線路の電圧降下
が小さくなると、同じ憤だけ信号マージンが実効的に改
良される。

第８図は、第７図の実施例と類似した、本発明の実施例
であるが、回路設計のきいにＶＣＣ電源線路により多く
の領域を割り当てることによって、ｖＣＣ電源線路の電
圧降下が最小にされている。

グラフに示されているように、本発明の回路は、標準的
な基準法よりも、ＶＥＥ線路上により多くの電圧降下を
許容することができる。もしｖＣＣ電源線路電圧が図に
示されている通りであるならば、すべてのブロックから
のすべてのＥＣＬ１／Ｏ（入力／出力）信号は整合する
であろう。

本発明により、Ｍ源バツドと回路１ロツクに対するバン
ド・ギ１ｌツブやｆｆｉ流発生器の物理的位置はそれ程
重要ではなくなる。

本発明の回路の重要な素子は８　ｉ　ＣＭＯＳバンド・
ギャップ回路である。このＢ　ｉ　ＣＭＯＳバンド・ギ
ャップ回路は電源の変動に対しｔｍ感ではない。このバ
ンド・ギャップ回路は１９８８年２月２９日受付のシリ
アル番号０７／１６１．６９４号に開示されている。こ
の回路を第９図について説明する。第９図は標準バンド
・ギャップ基準回路の図面である。電流源がＮ形バイボ
ーラ・トランジスタＱ２のベースと、Ｎ形パイボーラ・
トランジスタＱ１のコレクタとに接続される。Ｑ１のベ
ースはＮ形トランジスタｎＱ３のコレクタに接続される
。トランジスタｎＱ３のベースとトランジスタＱ３のベ
ースが接続される。図面に示されている抵抗器の抵抗値
の相対値が、図面に記入されている。電圧は矢印の間に
示されている。この回路の出力は基準電圧ＶＲＥＦであ
る。基準出力Ｖ　Ｒ　Ｅ　Ｆ　ｌ．ｔ　Ｖ　Ｂ　Ｅ　ト
ｋ　Ｘ　テル’）　Ｖ　Ｂ　Ｅ　（　ｋ　ｌｊ：　トラ
ンジスタｎＱ３のコレクタに接続された抵抗器の分母で
ある）との和に等しい。トランジスタＱ１は負フィード
バック増幅器として用いられ、それにより、ＶＲＥＦを
シリコンのバンド・ギャップ電圧（約１．２５ボルト）
にほぼ等しく保って温度安定性を最大にする。この回路
の（電流源からの）負荷電流Ｉａの変動はＶＲＥＦ出力
に直接に効果をおよぼす。１ａ電流が変動ずる主要な原
因の１つは、電源の変動である。本発明のバンド・ギャ
ップ電流はＮ流ｆａをできるだけ安定に保つ．この目的
のために安定な′Ｉｉ［源をうる回路技術は数多くある
が、それらの多くは信頼性に欠け、かつ、ｌ１雑であり
、かつ、大きな設計領域が必要である。例えば、最も酋
通の１つの設計法では、Ｉ，ｆｆｉ流を発生するのにま
た別のバンド・ギャップを使用する。

第１０図【よ本発明に用いられるＢ　ｉ　ＣＭＯＳバン
ド・ギャップ回路の図面である。標準的バンド・ギＩＦ
ツブ回路とは異なって、この回路はｒｆＩｍで、かつ、
Ｉａｆｆｉ流を発生するための第２のバンド・ギャップ
回路を必要としない。この回路は、負荷電流を生ずるた
めに、それ自身のバンド・ギャップ出力を利用する。こ
のことは、ＰチャンネルＭＯＳトランジスタＰ１および
Ｐ２を用いることにより、出力電圧ＶＲＥＦによって生
じ、トランジスタＱ４から抵抗３Ｒを通る電流Ｉを、フ
ィードバック増幅器であるトランジスタＱ１の負荷に鏡
映化して流すことによりえられる。安定な電圧出力ＶＲ
ＥＦにより安定な負荷電流かえられ、および自己フィー
ドバックによってその逆もえられる。図面に示されてい
るように、この回路をその自己フィードバックによるビ
ロ電流モード（これはゼロ・フィードバックを生ずる）
でないように保つために、スタート・アップ回路が必要
である。

基準出力がいったん正しいレベルになれば、スタート・
アップ回路はもはや必要ではなく、そして発生しうる悪
影響を避けるために、電気的に非接続にすべきである。

各分校を流れる電流は同じに保たれて、トラッキング性
能が最大にされていることを断っておく。

第１１図は、３ボルトから７ボルトのＶＣＣｆｆｉ圧に
対し本発明のバンド・ギャップ回路の出力を示した図面
である。全範囲にわたって１４ミリボルトの出力の変化
がみられる（０．３５％〉が、４ボルトから７ボルトの
ｖＣＣの領域ではこの回路の動作はざらに良好である。

この領域内では出力は５ミリボルト変わる（０．１６％
〉だけである。

第１２図は本発明の基準電流・電圧変換回路の図面であ
る。この回路はＥＣＬ回路ブロックの各局所位置に用い
られる。グローバル・バンド・ギャップ電圧ＶＲＥＦＩ
Ｉ準電流ｒＲＥＦに変換され、そして遠隔のＥＣＬ回路
ブロックに送られる。

ＥＣＬブロックにおいて、ＩＲＥＦ電流はＰチャンネル
・トランジスタ１３および１５によって鏡映化され、そ
してバイボーラ・トランジスタＱ２０と抵抗器Ｒとを通
って、局所ＶＥＥ電圧レベルに対応したＶＲＥＦレベル
を再び生ずる。この回路からの出力は《図示されている
ように）ＥＣＬ回路に直接に接続づることができる。ま
たは、この回路の出力は演鋒増幅器（ＯＰ増幅器）に接
続づることかでぎ、それによりもっと大きな電流を処理
しつる性能がえられる、または＋！４なる電圧基準レベ
ルを再び生ずることができるというより大きな適応性を
うることができる。Ｐチャンネル・トランジスタ１５と
バイボーラ・トランジスタＱ２０とに接続された１・ラ
ンジスタＱＩＯのエミッタから、ＶＲＥＦ信号がえられ
る。

第１３図は前記で説明したＯＰ増幅器の駆動回路の図面
である。ＯＰ増幅器駆動回路は点線で囲まれた部分であ
る。このＯＰ増幅器は利得１構成に接続されていて，そ
の入力に接続されたのと向じ電圧レベルをその出力に生
ずる。バイボーラ・トランジスタＱ３０、Ｑ４０とｆｆ
ｉ流源ＣＳとを脊する差初段階の利得を改善するために
、負荷に対し１〕チャンネル電流源ＭＰ１を使用する。

トランジスタＱ３０とトランジスタＱ４０との間のＶＣ
Ｅｆｆｉ圧の差によって生ずる可能性のある入力オフセ
ットを小さくするために、カスケード・トランジスタＱ
１１＃よびＱ１２が用いられる。

ＯＰ増幅器駆動回路からの出力は、トランジスタＱ５の
エミッタからえられる。このＯＰ増幅器を他の部分に接
続するこのほかの回路部分は、ゲートが接続されたＰチ
ャンネル・トランジスタＭＰ２およびＭＰ３を有する。

ダイオード接続されたトランジスタＱ５０はＰ′ｆ−ヤ
ンネル・トランジスタＭＰ３に接続され、そして基準電
流ＩＲＥＦを生ずる。

本発明の実験的な試作品は０．８ｕ Ｂ　ｉ　ＣＭＯ８２重金属法で作成された．＃作電源は
Ｏボルトなしい７ボルトである。バンド・ギＰップとＯ
Ｐ１１’ｌ＠器の設計領域の大部分は、動作安定のため
に用いられる補償用コンデンサによって占められる。出
力バンド・ギｉｒツプ電圧は１．３５６ボルトと測定さ
れ、その温度係数番よ１℃当り２　０　０　１）Ｉｌｍ
であった。これは少し大きいが、それはバンド・ギャッ
プの抵抗器囚子ｋが最適埴でないためである。ＯＰ増幅
器の開放ループ利１ｇは４５ｄｂであったが、これはこ
の回路内でのその目的に対して適切な値である。１■Ｖ
の入力Ａフヒットが測定された。このバンド・ギャップ
回路の電源阻止比は４７ｄｂであり、一方、ＯＰ増幅器
に対する朔止比は６７ｄｂであった。この回路はｔｌｅ
ｇ　Ｂ　ｉ　ＣＭＯＳ　　ＳＲＡＭｔ’実施された。

この回路のブロック線図が第１４図に示されている。電
源パッドはチップの裏側にある。グローバル・バンド・
ギャップはＶＣＣｆｆｉ源パッドの近くに配置される。

基準電流はこの回路の他の側へ供給され、そして局所Ｅ
ＣＬ回路位置で再び生ずる。

Ｂ　ｉ　ＣＭＯＳ回路は、このＳＲＡＭの中のグローバ
ル通信に対して使用される。前記回路の特徴は、電源電
圧降下効果が小さいことと、ＥＣＬ信号マージンが大き
イコトト、ＶＬＳＩ　　Ｂ＋ＣＭＯＳＥＣＬチップのＥ
ＣＬ回路特性が改良されていることである。

本発明は、好ましい実施例および一定の変更実施例を参
照しながら、詳細に説明されてきたけれども、これらの
説明は例として示したのであって、本発明がこれらに限
定されることを意味するものではない。水明４１１１に
示された実施例の詳細な点について、本発明の範囲内に
おいて、多くの変更のなしうること、およびこの他の実
施例を追加しうることは、当業者にとって可能であるこ
とがすぐにわかるであろう。例えば、前記エミツタ結合
論理ゲートの代りに、他の形式の論理回路を川いること
ができる。このようなものとしては、例えば、ＴＴＬ％
ＤＴＬ１ＲＴＬ，およびＣＭＬ回路がある。さらに、ア
ナログ回路を論理回路の代りに用いることができる。さ
らに、基準電Ｆ［を必要とするどのような回路も、前記
ＥＣＬ回路の代りに用いることができる。図而では具体
例として電界効果トランジスタとバイボーラ・トランジ
スタが示されたけれども、電界効果トランジスタの代り
にバイボーラ・トランジスタを用いることができ、また
その逆も可能である。また、Ｎ形トランジスタの代りに
Ｐ形トランジスタを用いることができ、またその逆も可
能である。同様に、Ｐチャンネル・トランジスタの代り
にＮチャンネル・トランジスタを用いることが可能であ
り、またその逆も可能である。本発明の特，７ｌ−請求
の範聞はこのような変更および追加をすべて包含するも
のでる。

以上の説明に関して更に以下の項を開示する。

（１）　　その動作により基準電圧を生ずる電圧基準回
路と、 前記電圧基準回路に付随して動作し前記基準電圧から導
かれて基準電流を生ずる基準電流発生器と、 正しく動作するために一定の基Ｑ！電圧を必要とする少
なくとも１つの部分回路と、 前記部分回路への前記基準ｍｙ１に基づいて一定の前記
基準電圧を生ずるように動作する少なくとも１つの電圧
発生回路と、 を有する基準回路。

（２）　　第１項において、接続されている少なくとも
１つの電源をさらに有する、前記基準回路。

（３）　　第１項において、電力の供給のための接続線
路をさらに有する、前記基準回路。

（４）　　第１項において、 少なくとも第１端子と第２端子をイｉし、かつ、前記第
１端子のバイアスが前記第２端子を通る基準電流をａｌ
ｌ１１Ｉｌする第１装請と、前記第１装置の前記第２端
子に接続され、かつ、前記第２端子を通る前記基準電流
をそれ自身を通して鏡映を行なうための電流鏡映器と、
前記ＭＦＭ＆ｌＩＰＩ！器に接続され、かつ、前記第１
端子への鏡映電流によって決定ざれたバイアスを供給す
るためのバンド・ギャップ部分回路と、を有し、前記電
圧基準回路がバンド・ギャップ多様性を有する、前記基
準回路。

（５）　　第４項において、前記電流鏡映器が竹記第１
装置からの予め定められた電流を受け取るためのダイオ
ード装置を有し、かつ、前記ダイオード装置が前記第１
装置の前記第２端子に接続されＪ３よび前記バンド・ギ
ャップ部分回路に接続ざれたトランジスタに接続された
、前記基準回路。

（６）　　第５項において、ｐｔＪ記ダイオード装置が
ダイオード構成に接続されたトランジスタを有する前記
基準回路。

（７）　　第１項において、少なくとも１つの前記電圧
発生回路が電流・電圧変換回路に接続ざれた電流鏡映器
を有する、前記基準回路。

（８）　　第７項において、前記電圧変換回路が基壓雷
圧出力を供給する第２トランジスタに接Ｈされた第１ト
ランジスタを有する、前記基準回路。

（９）　　第７項において、前記Ｗａ流Ｒ映器が２個の
ゲート接Ｒ１！界効果トランジスタを有する、前記基準
回路。

（１０）第８項において、前記第１トランジスタおよび
前記第２トランジスタがバイボーラ・トランジスタであ
る、前記基準回路。

（１１）第７項において、前記電流・電圧変換回路が演
算増幅器を有する、前記基準回路。

（１２）第１１項において、前記演算増幅器がＢ　ｉ　
ＣＭＯＳ演算１ｒＪ輸器である、前記基準回路。

（１３）第１１項において、前記演算増幅器が差初増幅
器と前記差勤増幅器に接続された電界効東電ｉ源とを有
し、かつ、前記Ｎ′ｔＩ１１１１が動作して前記差動増
幅器に対する負荷としての役割りを果たす、前記基準回
路。

（１４）第１３項において、前記電界効果１！！流源が
動作して前記基準電流発生器からの前記基準ＪＲ流の鏡
映化を行なう、前記基準回路。

（１５）正しく動作するために一定の基準電圧を必要と
する回路のための基準ＩＣＥの発生法であって、グロー
バル基準電圧を発生する段階と、前記グローバル基準電
圧からえられた基準Ｔｉ流を発生する段階と、 前記基準電流からえられた前記一定の基準電圧を前記回
路に供給する段階と、 を有する前記基準電圧の発生法。

（１６）．ＥＣＬ回路の動作のさい直流電源電圧が降下
する影響のないＢ　ｉ　ＣＭＯＳ電流ｍ基準回路が開示
される。本発明は、ＶＬＳ［　　ＢｉＣＭＯＳ回路にＥ
ＣＬ設計技術を実ＩＩ！ｉするさいに基本的に重要であ
る．，電！源回路を用いて、ＥＣＬ電圧基準は局所的電
源電圧に正しく基づくように、基準電圧は局所的に発生
ざれる。高精度オン・チップ４． 電圧基準と電流源をつるために、Ｍ源に敏感でないバン
ド・ギャップ！３準発生器が用いられる。このバンド・
ギャップ回路はＭ　Ｏ　Ｓ　ｌ−ランジスタとバイボー
ラ・トランジスタの両方を使用し、そしてバイボーラだ
けを用いた同様な回路よりはるかに簡単である。

【図面の簡単な説明】 第１図は標準的ＥＣＬゲートのｆＥＪ路図、第２図は半
導体チップ上のｖＣＣとＶＥＥの電源パッドの物理的配
置とそれに関連したグラフ図、第３図は標準的ＪＤＥＣ
パッケージの中に納まるように設計されたＳ尺ＡＭの１
つの実施例を示す図、第にｖｃｃｒｒｔｍ線路により大
きな領域を割り当てることによりｖＣＣ電源線路が最小
にされており、第９図は標準的バンド・ギャップ基ｔＰ
−回路図、第１０図は本発明に用いられるＢ　ｉ　ＣＭ
ＯＳバンド・ギャップ回路図、第１１図は３ボルトから
７ボルトまでのｖｃｃｔ圧に対する本発明のバンド・キ
ャップ回路の出力図、第１２図は本発明の基準電流・電
圧変換器の回路図、第１３図はＯＰ１！１幅器駆動回路
図、第１４図は基単回路のブロック線図。

Claims (2)

【特許請求の範囲】
1. （１）その動作により基準電圧を生ずる電圧基準回路と
   、 前記基準回路に付随して動作し前記基準電圧から導かれ
   て基準電流を生ずる基準電流発生器と、正しく動作する
   ために一定の基準電圧を必要とする少なくとも１つの部
   分回路と、 前記部分回路への前記基準電流に基づいて一定の前記基
   準電圧を生ずるように動作する少なくとも１つの電圧発
   生回路と、 を有する基準回路。
2. （２）正しく動作するために一定の基準電圧を必要とす
   る回路のための基準電圧の発生法であって、グローバル
   基準電圧を発生する段階と、 前記グローバル基準電圧からえられた基準電流を発生す
   る段階と、 前記基準電流からえられた前記一定の基準電圧を前記回
   路に供給する段階と、 を有する前記基準電圧の発生法。