JPH03159588A - 速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回転体の速度検出信号が到来しないときにも
回転体の速度制御が可能な制御手段を備えた速度制御装
置に関するものである。

従来の技術 従来より、回転体のディジタル式速度制御装置は磁気記
録再生装置において多用されており、その構成は基準周
期に対する速度検出信号周期の周期偏差を基準クロック
信号により量子化してディジタル速度誤差を検出するデ
ィジタル式周波数弁別器と、その検出した誤差信号をパ
ルス幅変Ｆ１（以下、ＰＷＭと略す。）出力として得る
ＰＷＭ回路とよりなり、そのＰＷＭ出力により回転体の
速度を制御するものである。

この制御装置の具体的な構成例は、特公昭５５−３２１
３８号公報に示されている。

第５図は、従来より提唱されているディジタル式速度制
御装置の周波数弁別器およびＰＷＭ回路の構成を示すブ
ロック図である。

７０１は基準クロック信号ａと回転体７０９の速度を検
出する速度検出器２より得た速度検出信号ｂよりラッチ
バルスＣとこれより遅延したブリセットパルスｄを作成
するパルス作成回路（図中において、ＴＧと略す。）で
あり、７０３は入力クロックｇをカウントするプリセッ
ト可能なｍ（＝ｋ十ｎ）ビットの２進カウンタ、７０４
はカウンタ７０３が所定のカウント値に達したときにゲ
ートを開く第１のデコーダ、７０２はデコーダ７０４の
出力ｆにより基準クロック信号ａを通過制限し、カウン
タ７０３に入カクロックｇを出力するクロックゲート回
路、７０５はカウンタ７０３の上位ｋビットが所定のカ
ウント値に達したときにゲートを開く第２のデコーダ、
７０６は第２のデコーダ７０５の出力ｈによりカウンタ
７０３の下位ｎビットの出力を通過制限するｎ段のゲー
ト群、７０７はゲート群７０６の出力ｉをラッチパルス
Ｃにより取り込むｎビットのレジスタ、７０８はレジス
タ７０７の出力ｊよりＰＷＭ（パルス幅変調）出力を得
るＰＷＭ回路、７１０はカウンタ７０３にブリセット値
を出力するプリセット回路、７１ｌはＰＷＭ回路７０８
の出力が入力され、回転体７０９に駆動電圧を供給する
駆動回路である。

ここで、７０２は２人力ＡＮＤゲート回路、７０４は（
ｎ＋１）入力ＮＡＮＤゲート回路（第１デコーダ）、７
０５はｋ入力ＡＮＤゲート回路（第２デコーダ）である
。なお、７０１〜７０７および７１０により周波数弁別
器は構成されている。

第６図は、回転体の起動時における第５図のディジタル
式速度制御装置の各部の信号波形であり、図中のａ−ｋ
は第５図のａ　−　ｋに対応している。

以下、第６図を用いて第５図の動作説明を行う。

パルス発生回路７０１は基準クロック信号ａを用いて制
御すべき回転体の速度検出信号ｂと同期した信号Ｃおよ
び信号Ｃと一定時間の位相差を有する信号ｄを発生する
。

ｍビットカウンタ７０３のカウント動作は第６図に示す
ごとく、プリセットバルスｄによってカウンタ７０３は
カウント開始値Ｎｐにプリセットされ、その直後からカ
ウントを開始する。ここで、速度検出信号ｂの検波中心
周波数をＦＯ％　　計測クロックをＦｃｋとするとブリ
セット値Ｎｐは（１）式で表される。

Ｎｐ　＝　２”−２’−’−Ｉ　　ＮＴ（Ｆ　　ｃ　　
ｋ／Ｆ　Ｏ）　　＝・（１　　）但し、工ＮＴ（Ｘ）は
Ｘの整数値を与える関数である。

カウンタ７０３のカウント値ｅが（２＠−２’）となれ
ばＡＮＤゲート回路７０５の出力ｈによりｎ段のゲート
群７０６は開きカウンタ７０３の下位ｎビットのカウン
ト、値ｉを出力する。また、カウン゛夕７０３のカウン
ト値ｅが最大値、すなわち、（２”−１）になればＮＡ
ＮＤゲート回路７０４の出力ｆによりＡＮＤゲート回路
７０２を閉じ、カウンタ７０３への基準クロック信号の
入力を禁止するので、ｎ段ゲート群７０６の出力ｉは（
２ｌＩ一１）となる。次に、パルス作成回路７０１で作
成されたプリセットパルスｄによりプリセット回路７１
０からカウンタ７０３にプリセット値Ｎｐが出力される
直前のゲート群７０Ｂの出力ｉを、パルス作成回路７０
１で作成されたラッチバルスＣによりレジスタ７０７に
記憶する。

レジスタ７０７に記憶された値ｊをＰＷＭ回路７０８に
よりＰＷＭ出力ｋとして取り出し、駆動回路７１１を介
して回転体７０９に印加される。

ここで、速度検出信号ｂが検波中心周波数のとき、ＰＷ
Ｍ出力ｋのデューティ●サイクルが５０％となるように
ＰＷＭ回路が構成されているものとする。

発明が解決しようとする課題 しかしながら上記従来の構成においては、回転体の起動
時や何らかのアクシデントにより速度検出信号ｂが入力
されないときにはレジスタ７０７の出力ｊは不定であり
、回転体７０９を正常に速度制御することが不可能であ
る。

本発明は上述に鑑み、速度検出信号ｂが入力されないと
きや、速度検出信号の周期が制御範囲を越えたときにも
回転体の制御が可能な速度制御装置を提供することを目
的とする。

課題を解決するための手段 この目的を達成するために本発明の速度制御装置は、回
転体の速度に応じた速度検出信号を出力する速度検出器
と、基準クロック信号をカウントするタイムベースカウ
ンタと、前記速度検出信号の到来時に第１のフラグがセ
ットされ前記タイムベースカウンタのカウント値をレジ
スタファイルに取り込むキャプチャ回路と、前記第１の
フラグがセットされていれば第２のフラグをセットし、
前記キャプチャ回路の出力値と速度基準値より速度誤差
を算出して速度制御を行うマイクロプロセッサと、前記
速度基準値に対応した基準周期より短い周期の信号を出
力するタイムベースカウンタのビットの出力信号を前記
マイクロプロセッサの割込要求端子に出力する割込発生
手段とを備え、前記割込発生手段より割込要求が発生し
たときに前記マイクロプロセッサにより前記第２のフラ
グがセットされていればこれをリセットして通常の速度
制御を行い、セットされていなければ分周カウンタのデ
クリメントを行い、このときのカウント値が“Ｏ”とな
ったときに異常時の速度制御を行うことを特徴とする速
度制御装置の構成を有している。

作用 本発明は上記した構成により、何らかの理由により回転
体の速度検出信号が得られないときおよび速度検出信号
の周期がマイクロプロセッサで通常制御が可能な最長周
期を越えたときにも、割込発生手段により異常時の処理
を行うことにより、回転体の速度制御が可能となる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図〜第４図は、それぞれ本発明の実施例における速
度制御装置のブロック図、マイクロプロセッサに搭載さ
れた速度制御プログラムのフローチャート、通常の速度
制御におけるタイムチャートおよび割込要求が発生した
ときのタイムチャートを示す。なお、第１図において第
５図と同一機能の要素には同じ符号を付している。

第ｌ図において、１は基準クロック信号ａをカウントす
るタイムベースカウンタ（図中および以下の説明におい
てＴＢＣと略す。）、３は速度検出器２の出力信号であ
る速度検出信号ｂのリーディングエッジの到来時にフラ
グ３ｂがセットされ、ＴＢＣ　１のカウント値をレジス
タファイル３ａに取り込むキャプチャ回路、４は速度基
準値とキャプチャ回路３の出力値から速度誤差を算出し
、その誤差量をＤ／Ａ変換した後に駆動回路７１１に出
力するマイクロプロセッサ（図中および以下の説明にお
いてＭＰＵと略す。）、５はＴＢＣＩの特定のビットの
出力信号をＭＰＵ４の割込要求端子に出力する割込発生
回路である。なお、ＭＰＵ４の入力ボート１，２にはモ
ード信号ｊ′！５よび回転体７０９を回転させる指令信
号ｋが入力されている。

第２図（Ａ）はＭＰＵ４で初期化の処理が実行される処
理部であり、２００において分周カウンタの基準カウン
ト値がセットされる。

第２図（Ｂ）はＭＰＵ４で実行される速度制御における
通常処理部であり、２０１は速度検出信号ｂのリーディ
ングエッジが到来したかどうかを第１図のフラグ３ｂの
状態により判断するブランチ、２０２は処理ブランチ２
０１でフラグ３ｂがセットされているときにフラグ３ｂ
をリセットする処理ブロック、２０３は第１図の割込発
生回路５より割込要求が発生したときに異常処理を行う
かどうかを判断するためのフラグ２をセットする処理ブ
ロック、２０４は第１図のレジスタファイル３ａに取り
込まれたカウント値であるキャプチャ値をＲＡＭ２に転
送する処理ブロック、２０５は前回のキャプチャ値の取
り込み値の格納されているＲＡＭ１から今回のキャプチ
ャ値の取り込み値の格納されているＲＡＭ２の値を減算
し、その結果をＲＡＭ１に格納する処理ブロック、２０
６はＲＡＭＩの値、すなわち速度周期データから速度基
準値ＲＥＦを減算し、その結果である速度誤差をＲＡＭ
１に格納する処理ブロック、２０７は処理ブロック２０
６で算出された、ＲＡＭＩに格納されている速度誤差の
絶対値が第３図に示されている傾斜区間Ｔｓの２分の１
より小さいかどうか、すなわち速度周期が傾斜区間Ｔｓ
内にあるかどうかを判断する処理ブランチ、２０８は処
理ブランチ２０７でＲＡＭＩに格納されている速度誤差
の絶対値が傾斜区間Ｔｓの２分の１より小さいと判断さ
れたときにその速度誤差をＤ／Ａ変換器に出力する処理
ブロック、２０９は処理ブランチ２０７でＲＡＭｌに格
納されている速度誤差の絶対値が傾斜区間Ｔｓの２分の
１より大きいと判断されたときにその速度誤差が負の値
のときには最大減速値を、正の値のときには最大加速値
をＤ／Ａ変換器に出力する処理ブロック、２１０は次回
の誤差計算のために必要な前回のキャプチャ値の取り込
み値をＲＡＭＩに退避させておくためにＲＡＭ２の値を
ＲＡＭＩに転送する処理プロ・ノク、２１１は回転体７
０９の動作モードが変化したかどうかを判断する処理ブ
ランチ、２１２は変化した動作モードに応じた速度基準
値ＲＥＦをセットする処理ブロック、２１３は次の処理
、すなわち回転体７０９の位相系の処理等を実行する処
理ブロックである。

第２図（Ｃ）は第１図の割込発生回路５により割込要求
が発生したときに呼び出される割込処理部で、２１４は
回転体７０９を回転させる指令信号ｋがＭＰＵ４の入力
ポート２に入力されているかを判別するブランチ、２１
６はフラグ２がセットされているかどうかを判断するブ
ランチ、２１５はブランチ２１６でフラグ２がセットさ
れているとき、すなわち第１図の回転体が正常に回転し
ているときにフラグ２をリセットする処理ブロック、２
１７はブランチ２１６によりフラグ２がセットされてい
ないと判断されたときに分周カウンタのデクリメントを
実行する処理ブロック、２１８は分周カウンタのカウン
ト値がｌ　Ｏ　ｌかどうかを判断するブランチ、２１９
はブランチ２１８で分周カウンタのカウント値が１０゜
と判断されたときに異常処理を行う処理ブロック、２２
０は回転体７０９の動作モードに応じた基準カウント値
を分周カウンタにセットする処理ブロックである。

なお、第２図（Ａ）．　　（Ｂ），　　（Ｃ）のすべて
の処理は第１図のＭＰＵ４を用いることを想定しており
、例えば、ＲＡＭ１，ＲＡＭ２，　　フラグ２，分周カ
ウンタ．速度基準値はＭＰＵ４の読み書き可能なメモリ
（ＲＡＭ）を用いて実現できる。また、２０４〜２１０
の誤差計算は算術論理演算ユニット（ＡＬＵ）により演
算可能であり、さらに、このＭＰＵ４はＤ／Ａ変換器を
内部に有しているものとする。また、第２図（Ｃ）の中
で用いられているｍｏｔｏｒ　　ｏｎ指令信号ｋはメカ
ニズムの管理を司るシステムコントローラから入力され
るものとする。さらに、回転体７０９は、倍速比の違い
によりモード１，モード２．モード３の３つの動作モー
７ドを有するものとする。

第３図は、第１図の速度制御装置により通常の速度制御
が行なわれたときのタイムチャートであり、ｐは第１図
の速度検出信号ｂの信号波形図であり、ｑは第１図のＴ
ＢＣ　１の出力をアナログ的に表現した出力波形図、ｒ
はｐ，ｑより作成された台形波信号波形図である。図中
で用いられているＴ　（Ｌ　　Ｔ　ｓはそれぞれ固定バ
イアス値、速度誤差の傾斜区間、ＴＩ，Ｔ２は速度検出
信号ｂの周期データを表しており、ｒｌ＋ｗ　　ｎ２ｔ
　　ｎａはそれぞれ時刻ｔｓ＋＋　　ｔａ２ｔ　　ｔ３
ａでのＴＢＣ　１のカウント値を表している。時刻ｔｓ
２では速度検出信号ｂの周期Ｔ１が基準周期に等しい、
つまり速度誤差値がゼロの状態を表しており、時刻ｔ３
ｇでは速度検出信号ｂの周期Ｔ２が基準周期よりも長い
、すなわち速度が目標速度より遅く速度誤差が生じてい
る状態である。

第４図は、割込要求が発生したときの第２図のフローチ
ャート（Ｃ）の割込処理動作を説明するためのタイムチ
ャートであり、ｐは第３図と同一の速度検出信号ｂ１　
ｎは第１図の速度検出信号ｂのリーディングエッジより
作成された信号波形図であり、割込信号ｉは第ｌ図のＴ
ＢＣＩの特定のビットから第１図のＭＰＵ４の割込要求
’＜Ｍ子に出力される信号波形図であり、フラグ２は第
２図で用いられているフラグ２の状態を表し、通常処理
、割込処理は第２図のフローチャー｝　（Ｂ　）の通常
処理、フローチャー｝　（Ｃ　）の割込処理にそれぞれ
対応している。

以上のように構成された本実施例の速度制御装置につい
て、以下その動作について第２図のフローチャート、第
３図，第４図のタイムチャートをもとに第１図の動作説
明を行う。

まず、第３図の時刻ｔ３２において速度検出信号ｂが到
来するとＴＢＣ　１による基準クロック信号ａのカウン
ト値ｎ２はキャプチャ回路３に送出され、レジスタファ
イル３ａに取り込まれる。このとき同時にキャプチャ回
路３のフラグ３ｂがセットされる。ＭＰＵ４はキャプチ
ャ回路３のフラグ３ｂがセットされたかどうかをモニタ
しており、第２図（Ｂ）のブランチ２０１でフラグ３ｂ
がセットされているとき処理ブロック２０２を実行し、
フラグ３ｂをリセットする。ブランチ２０１でフラグ３
ｂがセットされていないときには処理ブランチ２１１に
ジャンプする。

次に、処理ブロック２０３でフラグ２をセットする。こ
れは後述の割込信号到来時に、既に通常の速度処理が行
われたかどうかを判断し、その判断結果によって異常処
理を行うかどうかを決定するために設けられている。

さらに、処理ブロック２０４で時刻ｔ３２でレジスタフ
ァイル３ａに取り込んだキャプチャ値すなわちカウント
値ｎ２をＲＡＭ２に転送する。処理ブロック２０５では
前回、つまり時刻ｔａ＋でのキャプチャ値ｎ，の取り込
み値が格納されているＲＡＭ１からＲＡＭ２のデータを
減算し、その結果をＲＡＭＩに格納する。この時点でＲ
ＡＭ１に格納されているデータは速度検出信−号ｂの周
期Ｔ１に対応した周期データである。

次に、処理ブロック２０ＢではＲＡＭ１から速度基準値
Ｒ　Ｅ　Ｆ，　　すなわち速度検出信号ｂの検波中心周
波数の周期（Ｔｄ＋Ｔｓ／２）に対応した基準周期デー
タを減算し、その結果をＲＡＭ１に格納する。ここで、
ＲＡＭＩには速度誤差が格納されている。すなわち時刻
ｔａ２での速度誤差ｅ２は、（２）式で表される。

ｅ２＝ｎ＋　　ｎ２−ＲＥＦ　　　　　　　　　＝（２
）また、時刻ｔｓａでの速度誤差値ｅ３も同様に（３）
式で表される。

ｅ３：ｌ］２−ｎｓ−ＲＥＦ　　　　　　　　　・（３
）よって、時刻ｊ３ｎでの速度誤差値ｅｎは（４）式で
表ざれる。

ｅｎ＝ｎｎ−１　　ｎｎ　　ＲＥＦ　　　　　　　　−
（４）処理ブランチ２０７では、処理ブロック２０Ｂで
算出した速度誤差、すなわちＲＡＭ１の値の絶対値と（
Ｔｓ／２）とを比較し、ＲＡＭＩの値の絶対値が（　Ｔ
　ｓ　／　２　）より小さいときには、速度誤差が規定
範囲内であると判断される。処理ブロック２０８ではＲ
ＡＭＩの値、すなわち速度誤差値をＭＰＵｄ内のＤ／Ａ
変換器に出力する。Ｄ／Ａ変換器の出力電圧は駆動回路
７１１を介して回転体７０９に印加される。

処理ブランチ２０７でＲＡＭＩの値の絶対値が（　Ｔ　
ｓ　／　２　）より大きいと判断されたとき、つまり速
度周期が傾斜区間Ｔｓを外れていると判断されたときに
は、処理ブランチ２０９が実行され、ＲＡＭ１の値が正
の値のときには回転体７０９の回転速度が目標速度より
遅いので、最大加速値をＭＰＵ４内のＤ／Ａ変換器に出
力する。また、ＲＡＭ１の値が負の値のときには回転体
７０８の回転速度が目標速度より速いので、最大減速値
をＭＰＵ４内のＤ／Ａ変換器に出力する。Ｄ／Ａ変換後
の出力電圧は駆動回路７１１を介して回転体７０９に供
給される。

次に、処理ブロック２１０では次回の誤差計算に備えて
ＲＡＭ２のデータをＲＡＭ１に転送し、レジスタファイ
ル３ａから取り込んだ値を格納しておく。　　処理ブラ
ンチ２１１では回転体７０９の動作モードが変化したか
どうかを判断し、変化していれば処理ブロック２１２に
おいて動作モードに応じた速度基準値ＲＥＦをセットす
る。すなわち、回転体７０９の動作モードがモード１か
らモード２に移行した場合には、モード１での速度基準
値ＲＥＦからモード２での速度基準値ＲＥＦに更新して
セットする。

処理ブロック２１３では次の処理、すなわち位相系の処
理等を行う。

なお、処理ブランチ２１１で回転体７０９の動作モード
が変化していないときには、処理ブロック２１３にジャ
ンプする。すなわち処理ブロック２１２は実行されない
ので、速度基準値ＲＥＦは前回にセットされた基準値か
ら変化しない。

次に、第２図（Ｃ）のフローチャートおよび第４図のタ
イムチャートを用いて、割込要求が発生したときの速度
制御処理の動作説明を行う。

ＭＰＵ４の割込入力端子ＩＮＴには、速度検出信号ｂの
通常の速度制御が可能な最長周期（Ｔｓ＋Ｔｄ）より短
い周期で変化するＴＢＣ１の特定のビットの出力信号ｉ
が入力されている。すなわち、この出力信号ｉがｌ　Ｈ
　ｌ　となるタイミングでＭＰＵ４に割込処理が要求さ
れる。

以下の説明において、ＴＢＣ１は１３ビットのカウンタ
であり、入力される基準クロックａの周波数ｆｃｋをＩ
ＭＨｚ１　割り込み信号ｉをＴＢＣ１の８ビット目の信
号、回転体７０９の動作モード（モード１，モード２，
モード３）に対応した速度検出信号ｍの設定周波数を２
ＫＨｚ．ＩＫＨｚ，０．５ＫＨｚとする。

このとき、割り込み信号ｉ（ＴＢＣＩの８ビット目の信
号）の周波数ｆａ＋は（５）式で表される。

ｆｏ＋＝ｆｅｂ／２”＝４ＫＨｚ　　　　　　　”’（
５）したがって、分周カウンタにセットする基準カウン
ト値を、回転体７０９が動作モードｌのときには“３′
　動作モード２のときには“５′　動作モード３のとき
には“９′とすることにより、各々の動作モードに応じ
て割込信号ｉをソフトウェアの処理により分周すること
が可能である。

なお、第４図では、回転体７０９の動作モードがモード
１で、速度検出信号ｍの設定周波数が２ＫＨｚのときの
状態を表している。

割込要求が発生したときＭＰＵ４内部のプログラムでは
、第４図の時刻ｔ４＋において第２図（Ｂ）で示した通
常処理を一端中止し、第２図（Ｃ）の割込処理を行う。

第２図（Ｃ）の割込処理では、時刻ｔｎ＋で処理ブラン
チ２１４において、ｍＯｔＯｒ　Ｏｎ指令ｋがＭＰＵ４
の入力ボート２に入力されているかどうかを判断する。

いま、ｍｏｔｏｒ　　Ｏｎ指令ｋは入力されているので
、つぎに処理ブランチ２１６において、フラグ２がセッ
トされているかどうかを判断する。フラグ２はセットさ
れているので、処理ブロック２１５によりこれをリセッ
トし、処理ブロック２２０で次の割込時に備えて回転体
７０９の動作モードに応じた基準カウント値、すなわち
カウント値１　３　１を分周カウンタにセットする。

そして、第４図の時刻ｔａ２において再び通常処理に復
帰する。ここでフラグ２がセットされているということ
は、前回の割込時から今回の割込までの間、すなわち通
常の速度制御が可能な最長周期の時間内に少なくとも一
回以上速度検出信号ｂのリーディングエッジが到来した
ことであり、回転体がほぼ正常に回転していることを表
している。

また、このとき割込処理に必要な処理時間はｍｏｔｏｒ
　　ｏｎｔ旨令ｋのチェック、フラグ２のチェックとリ
セットおよび分周カウンタのセットだけであるので非常
に短時間である。

ところで、第４図の時刻ｔ．３においては、第２図のフ
ラグ２がセットされていない。つまり、前回の割込時か
ら今回の割込までの間に速度検出信号ｂが到来していな
いので、第２図（Ｂ）の通常処理における処理ブロック
２０２〜２１０が実行されない。すなわち、処理ブロッ
ク２０３が実行されずフラグ２はセットされない。この
ときには第２図（Ｃ）の割込処理において、フラグ２が
セットされていないので処理ブロック２１７を実行する
。

処理ブロック２１７では割り込み信号ｉを分周するため
に、分周カウンタのデクリメントを実行する。

つぎに、処理ブランチ２１８では、さきに処理ブロック
２１７でデクリメントされた分周カウンタのカウント値
が′Ｏｌかどうかを判断する。この時点で、カウント値
は′２′であるので、回転体７０９の回転速度は正常で
あると判断され、時刻ｔｍａにおいて、通常処理に復帰
する。

時刻ｔ０において割込要求が発生したときも、時刻ｔａ
３のときと同様に処理ブランチ２１４〜２１８において
一連の処理が実行され、分周カウンタのカウント値は“
１′となる。そして時刻ｔａａにおいて通常処理に復帰
する。

時刻ｔａｔにおいて、フラグ２はセットされているので
、時刻Ｔ．ａ＋での処理と同様に処理ブロソク２１５に
よりこれをリセットし、処理ブロック２２０で、つぎの
割込時に備えて回転体７０９の動作モードに、応じた基
準カウント値、すなわちカウント値１３′を分周カウン
タにセットする。そして、時刻ｊａｓにおいて通常処理
に復帰する。

一方、時刻ｔｉｅにおいて、割込要求が発生したときに
は、フラグ２はセットされておらず、しかも分周カウン
タのカウント値はＩｌｌ　となっている。このとき、処
理ブランチ２１７により分周カウンタはデクリメントさ
れ、カウント値は１０′となる。したがって、処理ブラ
ンチ２１８で分周カウンタのカウント値が″Ｏ′である
と判断され、処理ブロック２１９で回転体７０９の回転
速度が異常であるときの処理が実行される。ここで、実
行される異常処理としては、例えば回転体７０９を最加
速するようにＭＰＵｄ内のＤ／Ａ変換器に最大加速値を
送出することにより強制加速する処理や、速度検出信号
ｂがある回数以上到来しないときには回転体７０９を停
止させるように最大減速値をＤ／Ａ変換器に送出し強制
停止させる処理等が行われる。異常処理が終了すると時
刻ｔｓｅにおいて第２図（Ｂ）の通常処理に復帰する。

なお、回転体７０９の動作モードがモード２，モード３
、すなわち速度検出信号ｍの設定周波数がＩＫＨｚ，０
．５ＫＨｚのときには、処理ブロック２２０において、
分周カウンタに基準カウント値として“５′または′９
”がセットされるので、処理ブランチ２１４〜処理ブロ
ック２２０での一連の処理により回転体７０９の動作モ
ードがモード１であるときと同様に割込処理により、回
転体７０９の異常時の処理を実行することができ以上の
ように本実施例によれば、通常の制御が可能な速度検出
信号ｂの最長周期よりも短い周期で変化するＴＢＣ　１
の特定のビットの出力信号をＭＰＵ４の割込要求端子Ｉ
ＮＴに入力し、その信号を回転体の動作モードに応じた
分周比で分周することにより、回転体が複数の動作モー
ドを有するときにも、異常検出を簡単なソフトウェアで
実現でき、ソフトウェアの処理の負荷も軽くすることが
できる。また、速度制御に必要なＴＢＣＩの特定のビッ
トから割込信号を得ているためハードウェアの追加がほ
とんど不用である。

発明の効果 以上のように本発明は、回転体の速度に応じた速度検出
信号を出力する速度検出器（第１図の速度検出器２）と
、基準クロック信号をカウントするタイムベースカウン
タ（第１図のＴＢＣＩ）と、前記速度検出信号の到来時
に第１のフラグがセットされ前記タイムベースカウンタ
のカウント値をレジスタファイルに取り込むキャプチャ
回路（第１図のレジスタファイル３ａおよびフラグ３ｂ
より構成されるキャプチャ回路３）と、前記第ｌのフラ
グがセットされていれば第２のフラグ（第２図のフラグ
２）のセットを行ない、前記キャプチャ回路の出力値と
速度基準値より速度誤差を算出し速度制御を行うマイク
ロプロセッサ（第１図のＭＰＵ４）と、前記速度基準値
に対応した基準周期より短い周期の信号を出力するタイ
ムベースカウンタのビットの出力信号を前記マイクロプ
ロセッサの割込要求端子に出力する割込発生手段とを備
え、前記割込発生手段より割込要求が発生したときに前
記マイクロプロセッサにより前記第２のフラグがセット
されていればこれをリセットして通常の速度制御を行い
、セットされていなければ分周カウンタのデクリメント
を行い、このときのカウント値が′０゛となったときに
異常時の速度制御を行うことにより、回転体の異常検出
を簡単なソフトウェアで実現できるため処理の負荷を軽
くすることができるとともに、既存のタイムベースカウ
ンタの特定のビットから割込信号を得て、その信号を回
転体の動作モードに応じてソフトで分周しているためハ
ードの追加がほとんど不用であり、その実用効果は極め
て大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例における速度制御装置の
ブロック図、第２図（Ａ）．（Ｂ），（Ｃ）は同実施例
のフローチャート、第３図および第４図は同実施例のタ
イムチャート、第５図は従来例における速度制御装置の
ブロック図、第６図は同従来例のタイムチャートである
。 １・・・タイムベースカウンタ、　　２・・・速度検出
器、３・・・キャプチャ回路、　　４・・・マイクロプ
ロセソサ、５・・・割込発生回路、　　７０９・・・回
転体、　　７１１・・・駆動回路。

Claims (1)

1. 【特許請求の範囲】 回転体の速度に応じた速度検出信号を出力する速度検出
   器と、 基準クロック信号をカウントするタイムベースカウンタ
   と、 前記速度検出信号の到来時に第１のフラグがセットされ
   、前記タイムベースカウンタのカウント値をレジスタフ
   ァイルに取り込むキャプチャ回路と、 前記第１のフラグがセットされていれば第２のフラグを
   セットし、前記キャプチャ回路の出力値と速度基準値よ
   り速度誤差を算出して速度制御を行うマイクロプロセッ
   サと、 前記速度基準値に対応した基準周期より短い周期の信号
   を出力するタイムベースカウンタの特定のビットの出力
   信号を前記マイクロプロセッサの割込要求端子に出力す
   る割込発生手段とを備え、前記割込発生手段より割込要
   求が発生したときに前記マイクロプロセッサにより前記
   第２のフラグがセットされていればこれをリセットして
   通常の速度制御を行い、セットされていなければ分周カ
   ウンタのデクリメントを行い、このときのカウント値が
   ‘０’となったときに異常時の速度制御を行うことを特
   徴とする速度制御装置。