JPH03160694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にビット照合機能
を有する内容にアドレス可能なメモリ（Ｃｏｎｔｅｎｔ
　　ＡｄｄｒｅｓｓａｂｌｅＭｅｍｏ　ｒ　ｙ　：　Ｃ
ＡＭ）に関する。

［従来の技術］ 第１１図は従来のＣＡＭを用いたキャッシュシステムの
全体構成を示すブロック図である。

第１１図において、メインメモリ１０１およびキャッシ
ュメモリ１０３がデータバス１０４およびアドレスバス
１０５を介してＣＰＵ１０６に接続されている。メイン
メモリ１０１としては、ダイナミックＲＡＭまたは磁気
ディスク装置が用いられる。磁気ディスク装置は、アク
セスタイムが比較的遅いが、大容量を有し、安価である
。一方、キャッシュメモリ１０３としては、ＣＡＭが用
いられる。ＣＡＭは、小容量であるが、アクセスタイム
が速い。キャッシュメモリ１０３は、メインメモリ１０
１のアクセスタイムを短縮するために用いられる。メイ
ンメモリ１０１に記憶されるデータのうち、アクセス頻
度が高いデータがそのアドレスとともにキャッシュメモ
リ１０３に記憶される。キャッシュメモリ１０３の書込
みおよび比較動作は、メモリコントローラ１０２によっ
て制御される。

上記のように構戊されたキャッシュシステムにおいて、
ＣＰＵ１０６によるメインメモリ１０１のアクセスに先
立って、キャッシュメモリ１０３がアクセスされる。す
なわち、ＣＰＵ１０６からアドレスバス１０５にアドレ
ス信号が出力されると、キャッシュメモリ１０３がメモ
リコントローラ１０２により制御され、そのアドレス信
号に対応するアドレスがキャッシュメモリ１０３に記憶
されているか否かがチェックされる。その苅応するアド
レスがキャッシュメモリ１０３に記憶されていると、キ
ャッシュメモリ１０３からヒット信号が出力され、メモ
リコントローラ１０２に与えられる。ヒット信号がメモ
リコントローラ１０２からＣＰＵ１０６に写えられると
、キャッシュメモリ１０３においてそのアドレスが記憶
されている領域に対応する領域からデータが読出される
。

もし、ＣＰＵＩ　０６から出力されたアドレス信号に対
応するアドレスがキャッシュメモリ１０３に記憶されて
いないならば、ヒットＣ５号は与えられず、メインメモ
リ１０１がアクセスされる。

上記のキャッシュメモリ１０３は、複数の内容アドレス
可能メモリセル（以下、ＣＡＭセルと呼ぶ）により構成
されている。このＣＡＭセルは、通常の書込および読出
機能の他に、メモリセルに蓄えられている記憶データと
外部から与えられる検索データとを照合し、それらが一
致しているか否かを検出する一致検索機能をも何してい
る。

第１２図は、ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆＳｏ
ｌｉｄ−Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔ，ｖｏｌ．ｓｃ
−７，ｐ．３６６および米国特許３７０１９８０号に開
示されている従来のＣＡＭセルの回路図である。

第１２図に示すように、このＣＡＭセルは、５個のｎチ
ャネルＭＯＳトランジスタ１〜５からなる。トランジス
タ１はビット線６と記憶ノード２０との間に接続され、
トランジスタ２は反転ビット線７と反転記憶ノード２１
との間に接続され、これらのトランジスタ１，２のそれ
ぞれのゲートはともにワード線８に接続されている。ト
ランジスタ３はビット線６と制御端子９との間に接続さ
れ、トランジスタ４は反転ビット線７と制御端子９との
間に接続されている。トランジスタ３のゲ−トは記憶ノ
ード２０に接続され、トランジスタ４のゲートは反転記
憶ノード２１に接続されている。また、トランジスタ５
は一致線１０と制御端子９との間に接続され、このトラ
ンジスタ５のゲートも一致線１０に接続されている。

次に、第１２図のＣＡＭセルの書込動作、一致検索動作
、読出動作およびリフレッシュ動作を順に説明する。以
下の説明において、「Ｈ」とは電源電位Ｖｃｃあるいは
その近傍の電位を示し、ｒＬＪとはグランド電位Ｖｓｓ
あるいはその近傍の電位を示す。但し、Ｖｃｃ＞Ｖｓｓ
である。また、ビット線対６．７のデータが“０“であ
るとは、ビット線６の電位がｒＬＪでありかつ反転ビッ
ト線７の電位ｒＨＪであることと等しく、ビット線対６
．７のデータが“１”であるとは、ビット線６の電位が
ｒＨＪでありかつ反転ビット線７の電位がｒＬＪである
ことと等しい。

（１１込動作） 書込動作では、ワード線８の電位がｒＨＪにされ、書込
むべきデータがビット線対６．７に与えられ、一定時間
の後、ワード線８の電位がｒＬＪにされる。

たとえば、書込むべきデータが“１“であり、すなわち
、ビット線６にｒＨＪが与えられかつ反転ビット線７に
ｒＬＪが５．えられる。この場合、ワード線８からｒＨ
Ｊのゲート入力を受けてオン状態となるトランジスタ１
を介して、ビット線６の電位ｒＨＪがトランジスタ３の
ゲート容量に与えられる。また、同様に、ワード線８か
らｒＨＪのゲート人力を受けてオン状態となるトランジ
スタ２を介して、反転ビット線７の電位ｒＬＪがトラン
ジスタ４のゲート容量に与えられる。一定特開の後、ワ
ード線８から「Ｌ」のゲート人力を受けて、トランジス
タ１および２がオフする。

以上の動作の結果、トランジスタ３のゲート電位すなわ
ち記憶ノード２０の電位はＶｃｃ−Ｖｔｈに保たれ、ト
ランジスタ４のゲート電位すなわち反転記憶ノード２１
の電位はＶｓｓに保たれる。

なお、ｖｔｈは、トランジスタ１〜５のしきい値電圧で
ある。

（一致検索動作） 一致検索動作では、一致線１０がｒＨＪにブリチャージ
されてフローティング状態にされた後、検索データがビ
ット線対６．７に与えられる。記憶データと検索データ
とが不一致の場合には、致線１０がｒＬＪにディスチャ
ージされる。一方、記憶データと検索データとが一致す
る場合には、一致線１０はディスチャージされずにｒＨ
Ｊに保たれる。

たとえば、記憶データが“１゜であり、すなわちトラン
ジスタ３のゲート容量にｒＨＪが蓄えられ、かつトラン
ジスタ４のゲート容量にｒＬＪが蓄えられているものと
する。この場合、トランジスタ３がオン状態、トランジ
スタ４がオフ状態になる。検索データとして“１゜が与
えられて、ビット線６の電位がｒＨＪとなりかつ反転ビ
ット線７の電位がｒＬＪとなると、制御端子９の電位は
ｒＨＪとなる。そのため、一致線１０はデイスチャージ
されずに「Ｈ」に保たれる（一致）。

一方、記憶データが同様に“１“のとき、検索データと
して“０”が与えられて、ビット線６の電位がｒＬＪと
なりかつ反転ビット線７の電位がｒＨＪとなるとする。

この場合、トランジスタ３はオン状態にあり、トランジ
スタ４はオフ状態にあるので、制御端子９の電位はｒＬ
Ｊとなる。そのため、一致線１０はトランジスタ５．３
およびビット線６により構成される放電経路を介してデ
ィスチャージされる（不一致）。

同様に、記憶データが″Ｏ”のときは、検索データが“
１＃ならば制御端子９の電位がｒＬＪとなる。そのため
、一致線１０はトランジスタ５．４および反転ビット線
７からなる放電経路を介してディスチャージされる（不
一致）。もし、検索データが“０”ならば、制御端子９
の電位はｒＨＪとなる。そのため、一致線１０はディス
チャージされずにｒＨＪに保たれる（一致）。

また、ビット線６および反転ビット線７にともにｒＨＪ
が与えられると、記憶データの値に関係なく制御端子９
の電位は「Ｈ」となる。この状態は、当該ビット線にお
いて一致検索動作が行なわれない状態、すなわちマスク
された状態であることを意味する。

上記のように、一致検索動作においては、記憶データと
検索データとが不一致のとき一致線１０がディスチャー
ジされる一方、それらが一致したときまたはマスクされ
たとき一致線はディスチャージされずにｒＨＪに保たれ
る。

（読出動作） 読出動作では、一致線１０，ビット線６および反転ビッ
ト線７がｒＬＪにディスチャージされ、さらにビット線
６および反転ビット線７がフローティング状態にされた
後、一致４１１０の電位がｒＨＪにされる。

たとえば、記憶データが“１”であるものとする。この
場合、トランジスタ３がオン状態になるので、一致線１
０の電位がｒＨＪにされるとトランジスタ５．３を通じ
てビット線６の電位が上昇し、これにより記憶データ“
１“が読出される。

逆に、記憶データが“０“であるものとする。

この場合、トランジスタ４がオン状態にあるので、一致
線１０の電位がｒＨＪにされるとトランジスタ５．４を
通じて反転ビット線７の電位が上昇し、これにより記憶
データ“０”が読出される。

（リフレッシュ動作） 上記のＣＡＭセルはダイナミック型であり、記憶データ
はトランジスタ３．４のゲート容量に電ｍとして保存さ
れている。したがって、この’７６　ｄ：ｉがリークす
ることによって記憶データが破壊されるおそれがある。

そのため、所定１１３間ごとにリフレッシュ動作を行な
う必要がある。

リフレッシュ動作では、上記の読出動作の後、ビット線
６および反転ビット線７に読出されたデータが量曽幅さ
れ、引き続いて上記の書込動作が行なわれる。

すなわち、一致線１０、ビット線６および反転ビット線
７がｒＬＪにディスチャージされ、ビット線６および反
転ビット線７がｒＬＪのフローティング状態にされた後
、一致線１０の電位がｒＨＪにされる。これにより、ビ
ット線６および反転ビット線７に記憶データが読出され
る。続いて、その読出されたデータが堆ＩＭされる。ワ
ード線８の電位をｒＨＪにすることによりトランジスタ
３．４のゲート容量に増躯したデータが書込まれ、定の
特開の後、ワード線８の電位がｒＬＪにされる。

以上のような動作を行なう複数のＣＡＭセルにより、第
１３図に示すようにワードが構成される。

ここで、ワードとは共通のワード線および共通の一致線
に接続された複数のＣＡＭセルからなるブロックのこと
をいう。

第１３図は４個のＣＡＭセルからなるワードを示す。第
１３図において、４本のビット線６ａ〜６ｄ１４本の反
転ビット線７ａ〜７ｄ，ワード線８、一致線１０１４個
のＣＡＭセル１１ａ〜１１ｄ１ワード線ドライバ１２、
一致線ドライバ１３および一致線センスアンプ１４が設
けられている。

上述の書込動作、読出動作およびリフレッシュ動作はす
べてワードＩｌｔ位で行なわれる。また、上述の一致検
索動作は複数のワードあるいは後述するアレイＩｌｔ位
で行なわれるが、一致および不一致の判定はワード１１
１位で行なわれる。すなわち、上述の各動作では、ワー
ド線ドライバ１２によって、ワード線８のｒＨＪへの駆
動およびｒＬＪへの駆動が制御され、一致線ドライバ１
３によって一致線１０のｒＨＪへの駆動およびｒＬＪへ
の駆動ならびにフローティング状態が制御される。また
、一致線センスアンプ１４によって一致検索動作時に一
致１ｉ！１０に出力された電圧が検知され、一致および
不一致の判定動作が行なわれる。

次に、ワード線単位の一致検索動作、リフレッシュ動作
および部分書込動作の特徴を説明する。

なお、各ＣＡＭセル西部の動作は、既に述べた対応する
ＣＡＭセルの各動作と同様である。

（一致検索動作） 上記ワード内の４個のＣＡＭセルｌｌａ〜１１ｄにおい
て、上述した一致検索動作が同時に行なわれる。その一
致検索動作の結果、　一致”を示したＣＡＭセルあるい
はマスクされたＣＡＭセルは一致線１０をディスチャー
ジしないが、“不一致”を示したＣＡＭセルは一致線１
０をディスチヤージする。

したがって、ワード内の４個のＣＡＭセルのうち１個で
も“不一致゛を示すと、そのワードに対応する一致線１
０はディスチャージされる。そのため、その一致線１０
の電位が一致線センスアンプ１４により検知されると、
そのワードにおける“不一致”が検出される。

逆に、４個のＣＡＭセルのうちマスクされていないＣＡ
Ｍセルがすべて“一致”を示すと、そのワードに対応す
る一致線１０の電位はｒＨＪを保つ。その一致線１０の
電位が一致線センスアンブ１４により検知されると、そ
のワード線における一致″が検出される。

（リフレッシュ動作） ワード内の４個のＣＡＭセルｌｌａ〜１１ｄにおいて、
上述したリフレッシュ動作が同時に行なわれる。すなわ
ち、４個のＣＡＭセルｌｌａ〜１１ｄに共通の一致線１
０，ビット線６８〜６ｄおよび反転ビットｉｌ７ａ〜７
ｄがｒＬＪにデイスチャージされ、ビット線６８〜６ｄ
および反転ビツ｝１ｉ１７ａ〜７ｄがフローティング状
態とされた後、一致線１０の電位がｒＨＪにされる。そ
れにより、ビット線６ａ〜６ｄおよび反転ビット線７ａ
〜７ｄにＣＡＭセルｌｌａ〜ｌｌｄ内の記憶データがそ
れぞれ読出される。続いて、その読出されたデータが増
幅される。４個のＣＡＭセルに共通のワード１ｊｌ８の
電位がｒＨＪにされると、４個のＣＡＭセルｌｌａ〜ｌ
ｉｄにそれぞれ増幅されたデータが書込まれる。一定時
間の後、ワード線８の電位がｒＬＪにされることにより
、ワード線単位のリフレッシュ動作が完了する。

（部分書込動作） 部分書込動作とは、ワード内の全ＣＡＭセルのうち任意
に指定されたＣＡＭセルには新たなデータの書込動作が
行なわれ、残りのＣＡＭセルは前の記憶データを保持し
続ける動作である。

ここでは、４個のＣＡＭセルのうちＣＡＭセル１１ａお
よび１１Ｃのみに新たなデータが書込まれるものとする
。まず、４個のＣＡＭセルｌｌａ〜ｌｌｄに共通の一致
線１０、ビット線６ａ〜６ｄおよび反転ビット線７ａ〜
７ｄがｒＬＪにデイスチャージされ、さらにビット線６
８〜６ｄおよび反転ビットｔｌ７ａ〜７ｄがｒＬＪの７
ローテイング状態とされた後、一致線１０の電位がｒＨ
Ｊにされる。これにより、それぞれのＣＡＭセル１１ａ
〜ｌｉｄの記憶データがビット線６ａ〜６ｄおよび反転
ビット線７ａ〜７ｄに読出され、続いて、その読出され
たデータが増幅される。

次に、ビット線６ａ，６ｃおよび反転ビット線７ａ，７
ｃに書込むべきデータが与えられる。この状態で、ビッ
ト線６ａ，６ｃおよび反転ビット線７ａ，７ｃにはＣＡ
Ｍセルｌｌａ．ｌｌｃに書込むべき新たなデータが与え
られており、ビット線６ｂ，６ｄおよび反転ビット線７
ｂ，７ｄにはＣＡＭセル１１ｂ．１１ｄにより記憶され
ているデータが増幅されて与えられている。次に、４個
のＣＡＭセルに共通のワードｔｓ８の電位が「Ｈ」にさ
れると、４個のＣＡＭセルの各々に、対応するビット線
および反転ビット線に与えられているデータが書込まれ
る。一定時間の後、ワード線８の電位がｒＬＪにされる
と、部分書込動作が完了する。

以上の動作により、そのワード線においてＣＡＭセルｌ
ｌａ，ｌｉｅには新たなデータが書込まれ、ＣＡＭセル
ｌｌｂ．ｌｌｄにおいてはその記悌データがリフレッシ
ュされる。

［発明が解決しようとする課題〕 第１４図に示すように、実際のＣＡＭにおいては、複数
のワードが並んでアレイを構成する。第１４図において
は、４個のワード１５Ａ〜１５Ｄが１つのアレイを構成
している。ワード１５Ａは、４個のＣＡＭセルｌｌａ　
〜ｌｌｄ，ワードＬａ８、一致線１０、ワード線ドライ
バ１２、一致線ドライバ１３および一致線センスアンブ
１４からなり、ワード１５Ｂ１ワード１５Ｃおよびワー
ド１５Ｄも同様に構成されている。

上述の一致検索動作は、アレイ仝体において同時に行な
われるが、上述の書込動作、読出動作、リフレッシュ動
作および部分書込動作は、ワードごとに逐次行なわれる
。

第１４図の例では、アレイは４個のワードからなるが、
実際のアレイは、数１０〜数１００のワードからなるこ
とが多い。したがって、ワードごとに行なう上記の動作
をアレイ全体にわたって尖行するためには、上記の各動
作をワードの数と等しい回数、すなわち数１０〜数１０
０回繰返す必要がある。しかも、その動作中はそのアレ
イにおける他の動作は一切禁止される。特に、上記のワ
ードごとに行なわれる動作のうち、リフレッシュ動作は
一般にアレイ全体にわたってワード単位で連続して実行
され、また、部分書込動作もアレイ全体あるいは複数の
ワードにわたってワード単位で連続して実行される場合
が多い。

したがって、リフレッシュ動作および部分書込動作に関
しては、それらの動作の対象となるワードの数と等しい
回数だけその動作を繰返す必要があるので、その動作の
実行には非常に長い０！ｆ間が必要であり、しかもその
動作中はそのアレイにおける他の動作は一切禁止される
という問題がある。

この発明の目的は、リフレッシュ動作および部分書込動
作に必要な貼間を大幅に減少させることである。

Ｃ課題を解決するための手段コ この発明に係る半導体記憶装置は、第１および第２のビ
ット線ならびにワード線に接続されたメモリセルを含む
半導体記憶装置であって、メモリセルは、情報を記憶す
る第１および第２の記憶ノード、第１および第２の制御
端子、第１の制御端子を活性状態または非活性状態にす
る制御手段、電位供給手段、第１のスイッチ手段、およ
び第２のスイッチ手段を備える。

制御手段は、書込時に、第１の制御端子を活性状態また
は非活性状態に設定し、リフレッシュ時に、第１および
第２のビット線に与えられた悄報と第１および第２の記
憶ノードに５己憶された情報とが一致したときに第１の
制御端子を活性状態に設定し、第１および第２のビット
線に１ｊえられた情報と第１および第２の記憶ノードに
記憶された情報とが一致しないときに第１の制御端子を
非活性状態に設定する。電位供給手段は、第１の制御端
子が活性状態に設定されているときにワード線の電位を
第２の制御端子に与える。第１のスイッチ手段は、第１
のビット線と第１の記憶ノードとの間に結合され、第２
の制御端子の電位により制御される。第２のスイッチ手
段は、第２のビット線と第２の記憶ノードとの間に結合
され、第２の制御端子の電位により制御される。

［作用］ この発明に係る半導体記ｔａ装置においては、情報の書
込時に、第１の制御端了・が活性状態に設定されている
と、第２の制御端子にワード線の電位が与えられる。そ
のため、第１および第２のスイッチ手段がワード線の電
位により制御されて、第１および第２のビット線から第
１および第２の記憶ノードに情報の書込みが行なわれる
。

情報の書込時に、第１の制御端子が非活性状態に設定さ
れていると、第２の制御端子にはワード線の電位が与え
られない。このため、第１および第２のスイッチ手段が
ワード線の電位により制御されず、第１および第２の記
憶ノードに情報の書込みが行なわれない。

したがって、第１の制御端子が活性状態に設定されてい
るメモリセルに情報が書込まれ、第１の制御端子が非活
性状態に設定されているメモリセルには情報が書込まれ
ない。このようにして、１回の書込動作により部分書込
みを行なうことができる。

リフレッシュ時には、第１および第２のビット線に与え
られた情報と第１および第２の記憶ノードに記憶された
情報とが一致したときに、第１の制御端子が活性状態に
設定される。それにより、第２の制御端子にワード線の
電位が与えられる●そのため、第１および第２のスイッ
チ手段がワード線の電位に応答して制御され、第１およ
び第２のビット線に与えられた情報が第１および第２の
記憶ノードに書込まれる。このようにして、第１および
第２の記憶ノードに記憶された情報がリフリッシュされ
る。

一方、第１および第２のビット線に与えられた情報と第
１および第２の記憶ノードに記憶された情報とが一致し
ないときには、第１の制御端子が非活性状態に設定され
る。それにより、第２の制御端子にワード線の電位がｂ
えられない。そのため、第１および第２のスイッチ手段
がワード線の電位により制御されず、第１および第２の
記憶ノードに情報が書込まれない。

したがって、まず、すべての第１および第２のビット線
に同じ情報が与えられると、その情報と同じ情報を記憶
しているメモリセルのみがリフレッシュされる。次に、
すべての第１および第２のビット線に反転情報が与えら
れると、その反転悄報と同じ情報を記憶しているメモリ
セルのみがリフレッシュされる。このようにして、２回
の動作によりすべてのメモリセルがリフレッシュされる
。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の第１の実施例によるＣＡＭセルを
示す回路図である。第１図に示すように、このＣＡＭセ
ルは、６個のＮチャネルＭＯＳ｝ランジスタ１〜５，１
６からなる。トランジスタ１はビット線６と記憶ノード
２０との間に接続され、トランジスタ２は反転ビット線
７と反転記憶ノード２１との間に接続され、これらのト
ランジスタ１．２のゲートはともに第２の制御端子１７
に接続されている。トランジスタ３はビット線６と第１
の制御端子９との間に接続され、トランジスタ４は反転
ビット線７と第１の制御端子９との間に接続されている
。トランジスタ３のゲートは記憶ノード２０に接続され
、トランジスタ４のゲートは記憶ノード２１に接続され
ている。また、トランジスタ５は一致線１０と第１の制
御端子９との間に接続され、このトランジスタ５のゲー
トも一致線１０に接続されている。さらに、トランジス
タ１６はワード線８と第２の制御端子１７との間に接続
され、このトランジスタ１６のゲートは第１の制御端子
９に接続されている。

次に、第１図のＣＡＭセルのリフレッシュ動作、部分書
込動作、書込動作、一致検索動作および読出動作を第２
図〜Ｔｓ６図の波形図を参照しながら説明する。なお、
以下の説明において、ｒＬＪとはその電位がグランド電
位Ｖｓｓであることを示し、「Ｈ」とはその電位が電源
電位Ｖｃｃであることを示す。また、Ｖｔｈｌはトラン
ジスタ１および２のしきい値電圧を示し、Ｖｔｈ３はト
ランジスタ３および４のしきい値電圧を示し、ｖｔｈ５
およびＶｔ　ｈｌ６はそれぞれトランジスタ５および１
６のしきい値７１ｉ１１Ｅを示す。

（リフレッシュ動作） 第２図はリフレッシュ動作を説明するための波形図であ
る。まず、第１図のＣＡＭセルにデータとして“１２が
記憶されているものとする。このとき、そのＣＡＭセル
において、記憶ノード２０すなわちトランジスタ３のゲ
ートの電位は次式で示される。

Ｖ３−Ｖｃｃ−Ｖｔｈｌ−δＶａ　　＝−（１）また、
反転記憶ノード２１すなわちトランジスタ４のゲートの
電位は次式で示される。

Ｖ４−Ｖｓｓ＋δＶｂ　　　　　　　−（２）ここで、
δＶａおよびδｖｂは電荷のリークなどによる書込電位
からの変動電圧を示す。このδＶａおよびδｖｂの値が
大きいと、そのＣＡＭセルは誤動作する。ここでは、Ｖ
３＞Ｖｔｈ十Ｖｓｓ＞Ｖ４であるとする。

サイクルＴ１において、ＣＡＭセルは初期状態になる。

すなわち、ワード線８がｒＬＪに駆動され、ビット線６
、反転ビット線７および一致線１０がｒＨＪに駆動され
る。この状態で、トランジスタ３．４はともにオフ状態
である。また、第１の制御端子９の電位はＶｃｃ−Ｖｔ
ｈ５であり、トランジスタ１６はオン状態にある。その
ため、第２の制御端子１７はワード線８の電位によって
「Ｌ」に駆動され、その電位はグランド電位ＶｓＳとな
る。これにより、トランジスタ１．２はオフ状態となっ
ている。

サイクルＴ２において、ビット線６がｒＬＪに駆動され
、反転ビット線７がｒＨＪに駆動され、一致線１０がｒ
ＬＪに騙動される。この状態で、トランジスタ３はオン
状態、トランジスタ４はオフ状態となっている。そのた
め、第１の制御端子９はビット線６の電位によりｒＬＪ
に駆動され、その電位はグランド電位Ｖｓｓとなる。そ
の結果、トランジスタ１６はオフ状態となり、第２の制
御端子１７の電位はグランド電位Ｖｓｓに保たれる。

サイクルＴ３において、ワードｆｉｌ８がｒＬＪからｒ
ＨＪに駆動される。このとき、第１の制御端子９はビッ
ト線６の電位によりｒＬＪに駆動されているので、トラ
ンジスタ１６のゲート電位はグランド電位Ｖｓｓに保た
れ、そのトランジスタ１６はオフ状態を保つ。したがっ
て、第２の制御端子１７の電位はグランド電位Ｖｓｓに
保たれるので、トランジスタ１．２はオフ状態に保たれ
る。

以上のサイクルＴ１〜Ｔ３の動作において、トランジス
タ１，２は常にオフ状態を維持するので、記憶ノード２
０および反転記憶ノード２１の電位すなわちトランジス
タ３，４のゲート電位はそれぞれ上記の電位ｖ３および
ｖ４に保たれる。

サイクルＴ４においては、ＣＡＭセルがサイクルＴ１の
初期状態と同じ状態に設定される。すなわち、トランジ
スタ１．２はオフ状態となっている。

サイクルＴ５において、サイクルＴ２とは逆に、ビット
線６がｒＨＪに駆動され、反転ビットｖＡ７がｒＬＪに
駆動され、さらに一致線１０がｒＬＪに駆動される。こ
の状態でも、トランジスタ３．４はオフ状態を維持する
。そのため、第１の制御端子９の電位はＶｃｃ−Ｖｔｂ
５に保たれる。したがって、トランジスタ１６はオン状
態を維持し、第２の制御端子１７の電位はグランド電位
Ｖｓｓに保たれる。

サイクルＴ６において、ワード線８がｒＬＪからｒＨＪ
に駆動される。このとき、第１の制御端子９はトランジ
スタ３，４．　　５により他のノードと電気的に遮断さ
れてフローテイング状態となっている。そのため、トラ
ンジスタ１６のゲートとワード線８との間の結合容量に
より第１の制御端子９の電位はＶαだけ上昇してＶｃｃ
−Ｖｔｈ５＋Ｖαとなる。このＶαの値は、第１の制御
端子９に付隨する全容量と結合容量との容量分割により
決定される。ここで、Ｖαは次式のようになる。

Ｖａ　−　　（Ｖｃｃ−Ｖｓ　ｓ）ｘＣｇｓ／Ｃ９・・
・　（３） 但し、Ｃｇｓは粘含容量、Ｃ９は第１の制御端子９に付
随する全容量である。

コノとき、Ｖａ−Ｖｔｈ５＞Ｖｔｈ１６であればＶｃｃ
−Ｖｔｈ５＋Ｖα＞Ｖｃｃ＋Ｖｔｈｌ６となる。それに
より、第１の制却端子９の電位はＶｃｃ＋Ｖｔｈｌ６以
上にブーストされる。したがって、トランジスタ１６は
オン状態を維持し、第２の制御端子１７の電位はワード
線８の電位と同じ電源電位Ｖｃｃまで上界する。その結
果、トランジスタ１．２はオン状態となり、５己憶ノー
ド２０および反転記憶ノード２１の電位はそれぞれ次式
で示されるＶ３’およびＶ４’　となる。

Ｖ３’　−Ｖｃ　ｃ−Ｖ　ｔ　ｈ　１　　　　　−　（
４）Ｖ４’　ｍＶＳ　Ｓ　　　　　　　　　　−　（５
）サイクルＴ７においては、ＣＡＭセルがサイクルＴ１
の初期状態と同じ状態に没定される。それにより、トラ
ンジスタ１．２はオフ状態に変わる。

したがって、トランジスタ３，４のゲート電位はそれぞ
れ上記のＶ３’およびＶ４’に保たれる。

以上のサイクルＴ１〜Ｔ７の一連の動作を行なうことに
よって記憶ノード２０の電位はＶ３（式（１）参照）か
らｖ３′（式（４）参照）に変化し、反転記憶ノード２
１の電位はＶ４　（式（２）参照）からｖ４′　（式（
５）参照）に変化する。

すなわち、リーク電流などによる変動電圧δＶａおよび
δｖｂがＯとなり、ＣＡＭセル内の記憶データがリフレ
ッシュされる。

上記の一連の動作からわかるように、ビット線６、反転
ビット線７、ワード線８および一致線１０をＣＡＭセル
の外部から駆動する動作に関しては、サイクルＴ２にお
いてそのビット線対にデータ“０”が与えられ、サイク
ルＴ５においてそのビット線対にデータ“１゜が与えら
れる以外は、サイクルＴ１〜Ｔ３の動作とサイクルＴ４
〜Ｔ６の動作とは全く等しい。一方、ＣＡＭセル内部の
動作に注目すると、そのＣＡＭセルにおいてサイクルＴ
Ｉ−７３の動作の結果リフレッシュは行なわれず、サイ
クルＴ４〜Ｔ６の動作の結果リフレッシュが行なわれる
。すなわち、ＣＡＭセル内の記憶データと、対応するビ
ット線対のデータとが不一致のときはその記憶データは
リフレッシュされず、ＣＡＭセル内の記憶データと、対
応するビット線対のデータとが一致するときはその記憶
データがリフレッシュされる。

したがって、ＣＡＭセル内の記憶データが“０”の場合
には、サイクル１１〜Ｔ７の一連の動作を行なうと、サ
イクル１１〜Ｔ３の動作においてそのＣＡＭセル内の記
憶データと対応するビット線対のデータとが一致するの
で、そのＣＡＭセルはリフレッシュされる。また、サイ
クルＴ４〜Ｔ６の動作においてそのＣＡＭセル内の記憶
データと対応するビット線対のデータとは不一致なので
、そのＣＡＭセルはサイクルＴ１〜Ｔ３においてリフレ
ッシュされたデータを保持する。

以上の粘果からわかるように、アレイ内のすべてのＣＡ
Ｍセルは“１゜または“０“のデータを記憶しているの
で、上述のサイクルＴ１〜Ｔ７の一連の動作を１回だけ
繰返すことにより、アレイ内のすべてのＣＡＭセルに対
するリフレッシュ動作が一括して完了する。

従来例の１つのワードあたりのリフレッシュ動作に必要
なサイクルが３サイクルであり、この実施例の１つのア
レイあたりのり・フレッシュ動作に必要なサイクルは７
サイクルである。したがって、たとえば１つのアレイが
１００個のワードから構成されているならば、従来例で
は１つのアレイあたりのリフレッシュ動作に３００サイ
クルを要するが、この丈施例ではそれが７サイクルしか
要しない。すなわち、この発明を適川することによりリ
フレッシュ動作に必要な時間および消費電力を大幅に削
減することができる。

なお、１つのアレイ内でリフレッシュを行なうべきＣＡ
Ｍセルを含んだワードのみに関して上記のサイクルＴ１
〜Ｔ７の動作を行ない、残りのワードに関してはそのワ
ードに対応するワード線８および一致線１０をｒＬＪに
駆動し続けることにより、所望のＣＡＭセルを含んだワ
ードのみをリフレッシュすることが可能である。これは
、ビーク電流の削減などの目的のために、アレイ内で同
時に一括してリフレッシュすべきＣＡＭセルの数を減ら
したい場合などに白゛効である。

（部分書込動作） 第３図は、書込動作および部分書込みにおける書込ビッ
トの動作を説明するための波形図である。

また、第４図は、部分書込みにおけるマスクビットの動
作を説明するための波形図である。

まず、書込みが行なわれるＣＡＭセルの動作を第３図を
参照しながら説明する。

たとえば、第１図のＣＡＭセルに初めデータとして“１
゜が記憶されており、そのＣＡＭセルに記憶されるデー
タを“Ｏ“に書き換える場合について説明する。このと
き、ＣＡＭセルにおいて、記憶ノード２０の電位はＶ３
’　−Ｖｃｃ−Ｖｔｈ１であり、反転記憶ノード２１の
電位はＶ４’　−Ｖｓｓであるとする。

サイクルＴ１において、そのＣＡＭセルが初期状態に設
定される。それにより、トランジスタ１．２はオフ状態
となっている。

サイクルＴ２ににおいて、ビット線６および反転ビット
線７がｒＨＪに駆動されたまま、一致線１０が「Ｌ」に
駆動される。この状態で、トランジスタ５はオフ状態で
あり、第１の制御端子９の電位はＶｃｃ−Ｖｔｈ５に保
持される。したがって、トランジスタ１６はオン状態を
維持し、第２の制御端子１７の電位はグランド電位Ｖｓ
ｓを維持する。

サイクルＴ３において、ワード線８がｒＬＪからｒＨＪ
に駆動される。このとき、第１の制御端子９はトランジ
スタ３，４．５により他のノードから電気的に遮断され
てフローティング状態となっている。このため、トラン
ジスタ１６のゲートとワード線８との間の粘合容量によ
り第１の制御端子９の電位はＶαだけ上昇してＶｃｃ−
Ｖｔｈ５＋Ｖａとなる。ここで、Ｖαの値は上記の式（
３）により決定される。

コノとき、Ｖａ−Ｖ　ｔ　ｈ５＞Ｖ　ｔ　ｈ　１　６テ
あれば、第１の制御端子９の電位はＶｃｃ−Ｖｔｈ５十
Ｖａ＞Ｖｃｃ＋Ｖｔｈｌ６となッ−．　Ｖ　ｃ　ｃ　＋
　Ｖ【ｈ１６以上にプーストされる。そのため、トラン
ジスタ１６はオン状態を維持し、第２の制御端子１７の
電位はワード線８の電位と同じ電源電位Ｖｃｃまで駆動
される。したがって、トランジスタ１，２がオン状態と
なる。ビット線６および反転ビット線７はともにｒＨＪ
に駆動されているので、トランジスタ４のゲート容量に
電荷が蓄積され、トランジスタ４のゲート電位はＶ４’
　−Ｖｃｃ−Ｖｔｈｌとなる。すなわち、ｔ己憶ノード
２０および反転記憶ノード２１の電位はＶ３’　−Ｖ４
’　−Ｖｃｃ−Ｖｔｈｌとなる。

サイクルＴ４において、ビット線対６．７にデータ“０
゜が与えられる。すなわち、ビット線６がｒＬＪに駆動
され、反転ビット線７がｒＨＪに駆動される。このとき
、トランジスタ３のゲート容量に蓄積されていた電荷が
トランジスタ１を介してビット線６によって引き抜かれ
、そのゲートの電位は”Ｊ３’−Ｖｓｓとなる。

一方、トランジスタ４のゲート容量に蓄積されていた電
荷は移動せず、そのゲート電位はＶ４’−Ｖｃｃ−Ｖｔ
ｈｌに保たれる。また、トランジスタ１がオン状態であ
るので、ビット線６と第１の制御端子９との間にトラン
ジスタ３によるＭＯＳダイオード接続が形成されている
。それにより、トランジスタ３はオフ状態にあり、した
がって第１の制御端子９の電位１；ｔＶｃｃ−Ｖｔｈ５
＋Ｖαに保たれる。

サイクルＴ５において、ＣＡＭセルはサイクルＴ１の初
期状態と同じ状態に設定される。それにより、トランジ
スタ１．２はオフ状態に変わる。

その結果、トランジスタ３．４のゲート電位はそれぞれ
上記のｖ３′およびＶ４’に保たれる。

上記のサイクルＴ１〜Ｔ５の動作によってＣＡＭセル西
の記憶データは“１゛から“０”に書き換わる。すなわ
ち、記憶ノード２０の電位はＶ３−Ｖｃｃ−Ｖｔｈｌか
らＶ３’ｍＶｓｓｌ．：変わり、反転記憶ノード２１の
電位はｖ４′−ｖＳＳからｖ４″−Ｖｃｃ−Ｖｔｈｌに
食化する。

サイクルＴ１〜Ｔ５の一連のＣＡＭセル内部の動作を見
ると、サイクルＴ１〜Ｔ３の動作においてはそのＣＡＭ
セル内の記憶データの消去が行なわれ、サイクルＴ４〜
Ｔ５の動作においてはそのＣＡＭセルへのデータの書込
みが行なわれている。

したがって、ＣＡＭセル内の記憶データが“０“の場合
も、サイクルＴ１〜Ｔ３の動作を行なうことにより上述
の例と同様に記憶データの消去が行なわれる。また、Ｃ
ＡＭセルにデータ“１”が書込まれる場合には、サイク
ルＴ４，Ｔ５の動作においてそのＣＡＭセルにχ・Ｉ応
ずるビット線対にデータ“１”が与えられる。

次に、書込みが行なわれない（記憶データを保持する）
ＣＡＭセルの動作を第４図を参照しながら説明する。た
とえば、第１図のＣＡＭセルにデータとして“１゜が記
仏されているものとする。

このとき、そのＣＡＭセルにおいて、記憶ノード２０の
電位はＶ３’　−Ｖｃｃ−Ｖｔｈｌであり、反転記憶ノ
ード２１の電位はＶ４’＝Ｖｓｓであるとする。

サイクルＴ１において、ＣＡＭセルが初期状態に設定さ
れる。それにより、トランジスタ１．２はオフ状態とな
っている。

サイクルＴ２において、ビット線６、反転ビット線７お
よび一致線１０がｒＬＪに駆動される。

この状態で、トランジスタ３はオン状態に変わり、第１
の制御端子９の電位はビット線６の電位によりグランド
電位Ｖｓｓとなる。したがって、トランジスタ１６はオ
フ状態となり、第２の制御端子１７の電位はグランド電
位Ｖｓｓに保持される。

サイクルＴ３において、ワード線がｒＬＪからｒＨＪに
駆動される。このとき、第１の制御端子９はビット線６
の電位によりｒＬＪに駆動されているので、トランジス
タ１６のゲート電位はグランド電位Ｖｓｓに保たれる。

トランジスタ１６はオフ状態を維持し、したがって第２
の制御端子１７の電位はＶｓｓに保たれる。そのため、
トランジスタ１．２はオフ状態を維持する。

サイクルＴ４においては、サイクルＴ３の状態が維持さ
れる。

サイクルＴ５において、ＣＡＭセルはサイクルＴ１の初
期状態と同じ状態に設定される。それにより、トランジ
スタ１，２はオフ状態を維持する。

したがって、トランジスタ３．４のゲート電位はそれぞ
れ上記のＶ３’およびＶ４’　に保たれる。

上記のサイクルＴ１〜Ｔ５の動作が行なわれても、その
ＣＡＭセルの記憶データは“１”に保持される。すなわ
ち、記憶ノード２０の電位はｖ３’　−Ｖｃｃ−Ｖｔｈ
ｌに保持され、反転記憶ノード２０の電位はＶ４’＝Ｖ
ｓｓに保持される。

上記の説明で明らかなように、ＣＡＭセルがデータ“０
”を記憶している場合も、上記のサイクルＴ１〜Ｔ５の
動作の結果、そのＣＡＭセルはデータ“０１を保持する
。すなわち、サイクルＴ１〜Ｔ５の動作が行なわれるす
べてのＣＡＭセルにおいて、それぞれのＣＡＭセノレの
＝己憶データは保持される。

既に述べたように、複数のＣＡＭセルが第１３図に示さ
れるようにワードを構成する。第３図のサイクルＴ１〜
Ｔ５の一連の動作と、第４図のサイクルＴ１〜Ｔ５の一
連の動作とは、そのワード出で同時に並行して行なわれ
る。第３図のサイクルＴ１と第４図のサイクルＴ１、第
３図のサイクルＴ２と第４図のサイクルＴ２、・・・と
いうように、第３図の各動作と第４図の各動作とを対応
づけて比較すると、各動作においてビット線６および反
転ビット線７の動作は穴なるが、ワード線８および一致
線１０の動作は等しい。

したがって、ワード内において、データが書き換えられ
るべきＣＡＭセルに対応するビット線対に関しては第３
図のサイクルＴ１〜Ｔ５の動作が行なわれ、同時に、記
憶データが保持されるべきＣＡＭセルに対応するビット
線対に関しては第４図のサイクルＴ１〜Ｔ５の動作が行
なわれる。このようにして、部分書込動作が実行される
。

上記の第３図のサイクルＴ１〜Ｔ５および第４図のサイ
クルＴ１〜Ｔ５の動作がアレイ内の全ワードにわたって
１回だけ実行されると、アレイ内で書込みを行なうべき
ビット線対に接続されたすべてのＣＡＭセルにはそのビ
ット線対に与えられるデータが書込まれ、書込みを行な
わないビット線対に接続された残りのすべてのＣＡＭセ
ルに関しては記憶データを保持する動作が行なわれる。

すなわち、アレイ全体にわたって部分書込動作が完了す
る。

従来例の１つのワードあたりの部分書込動作に必要なサ
イクルが３サイクルであり、この丈施例の１つのアレイ
あたりの部分書込動作に必要なサイクルは５サイクルで
ある。たとえば、１つのアレイが１００個のワードから
横成されている場合、従来例では１つのアレイあたりの
部分書込動作に３００サイクルを要するが、この丈施例
ではそれに５サイクルしか要しない。したがって、この
発明を適用することにより、部分書込動作に必要な特問
および消費電力を大幅に削減することができる。

なお、１つのアレイ西で部分書込動作を行なうべきワー
ドのみにおいて、第３園のサイクルＴ１〜Ｔ５および第
４図のサイクルＴ１〜Ｔ５の一連の動作を行ない、他の
ワードにおいてはそのワードに対応するワード線８およ
び一致線１０をｒＬＪに駆動し続けることにより、所望
の複数あるいは１つのワードに関してのみ部分書込動作
を行なうことが可能となる。

（書込動作） 書込動作は、上記の部分書込動作の説明において、部分
書込みを行なうべきＣＡＭセルに関して行なわれる動作
、すなわち第３図のサイクルＴ１〜Ｔ５の動作と同様で
ある。

（一致検索動作） 第５図は、一致検索動作を説明するための波形図である
。この実施例の一致検索動作は、従来例における一致検
索動作とほぼ同様である。ここでは、たとえば、記憶デ
ータが“１”であるとする。

まず、サイクルＴ１において、ＣＡＭセルが初明状態に
設定される。それにより、一致線１０がｒＨＪにブリャ
ージされてフローティング状態にされる。サイクルＴ２
において、検索データがビット線対６，７に与えられる
。記憶データと検索データとが不一致の場合には、一致
線１０がｒＬＪにディスチャージされる。一方、記憶デ
ータと検索データとが一致する場合には、一致線１０は
デイスチャージされずにｒＨＪに保たれる。第５図にお
いては、ビット線対６，７にデータとして“１”が与え
られた場合を実線で示し、データとして“０゛が与えら
れた場合を破線で示している。

（読出動作） 第６図は、読出動作を説明するための波形図である。読
出動作も、従来例における読出動作とほぼ同様である。

ここでは、記憶データが“１゜であるとする。

まず、サイクルＴＩにおいて、ＣＡＭセルが初期状態に
設定される。サイクルＴ２において、致線１０、ビット
線６および反転ビット線７がｒＬＪにディスチャージさ
れ、さらにビット線６および反転ビット線７がフローテ
ィング状態にされる。これにより、第１の制御端子９の
電位がｒＬＪに低下する。サイクルＴ３において、一致
線１０の電位がｒＨＪにされる。これにより、第１の制
御端子９の電位がＶｃｃ−Ｖｔｈ５に上昇する。その桔
果、ビット線６の電位がＶｃｃ−Ｖｔｈ５−Ｖｔｈ３に
上昇する。このようにして、記憶データ“１゜が読出さ
れる。

以上のように、上記実施例のＣＡＭセルによると、アレ
イ全体あるいは複数のワードにわたるリフレッシュ動作
および部分書込動作を同時に一括して行なうことができ
る。しかも、一致検索動作、読出動作および書込動作は
、ほぼ従来例の動作と同様に行なうことができる。

第７図は、上記実施例のＣＡＭセルを用いたＣＡＭの全
体の横威を示すブロック図である。第７図のＣＡＭは、
ＣＡＭアレイ５（１，人力データレジスタ５１、ビット
線センスアンプ５２、出力データレジスタ５３、アドレ
スデコーダ５４、一致線センスアンプ５５、検索結果レ
ジスタ５６およびアドレスエンコーダ５７を含む。ｃＡ
Ｍアレイは、マトリクス状に配列された枚数のＣＡＭセ
ルを含み、ｎワード×ｍビットに構成されている。

次に、このＣＡＭの動作を説明する。

（ＣＡＭアレイへのデータの書込動作）まず、人力デー
タレジスタ５１に、ｍビットの書込データＤｉｎが人力
される。人力データレジスタ５１に与えられた書込デー
タは、ＣＡＭアレイ５０の全ビット線対に与えられる。

次に、アドレスデコーダ５４にアドレス信号ＡＤ（ｌｏ
ｇｚｎビット幅）が人力される。アドレスデコーダ５４
は、そのアドレス信号ＡＤをデコードする。それにより
、ワードが選択される。そのワードに対応するワード線
がｒＨＪになり、各ビット線対の書込データがχ・１応
するＣＡＭセルに書込まれる。

最後に、ワード線が再びｒＬＪに５〆動される。

（ＣＡＭアレイからのデータの読出動作）アドレスデコ
ーダ５４にアドレス信号ＡＤが人力される。アドレスデ
コーダ５４は、そのアドレス信号ＡＤをデコードする。

それにより、ワードが選択される。そのワードに対応す
る一致線がｒＨＪに駆動され、そのワードに含まれる各
ＣＡＭセル内のデータが対応するビット線対に読出され
る。ビット線対に読出されたデータは、ビット線センス
アンブ５２により増幅され、出力データレジスタ５３に
書込まれる。出力データレジスタ５３に書込まれたデー
タが、続出データＤｏｕｔとして出力される。

（ＣＡＭアレイに対する一致検索動作）まず、人力デー
タレジスタ５１にｍビットの検索データが人力される。

人力データレジスタ５１にりえられたデータは、ＣＡＭ
アレイ５０内の全ビット線対に与えられる。ＣＡＭアレ
イ５０内のｎ個ワードにおいて、各ワードにおける記憶
データとビット線対に与えられた検索データとの比較が
行なわれ、その結果が一致線に出力される。各ワードの
一致線に出力された検出結果は、一致線センスアンプ５
５により増幅される。一致線センスアンプ５５により増
幅された検索結果は、検索ｉ６果レジスタ５６内の対応
するワードに書込まれる。このとき、記憶データと検索
データとが一致したワードに対応するレジスタがセット
される。

検索粘果レジスタ５６からの桔果を受けて、記憶データ
と検索データとが一致したワードに対応するアドレスを
、アドレスエンコーダ５７が検索結果アドレスＭＡとし
て出力する。

第８図は、この発明の第２の実施例によるＣＡＭセルの
回路図である。この実施例では、第１図のトランジスタ
５の代わりにＰＮ接合ダイオード５ａが用いられる。ま
た、新たに容量値Ｃｗを有する容量素子１８が付加され
る。

第８図の実施例によるＣＡＭセルの動作は、次の２点を
除いて第１図のＣＡＭセルの動作と同様である。まず、
第１図の丈施例では、ＮチャネルＭＯＳ｝ランジスタ５
を用いてダイオードが構威されているので、一致ｖＡ１
０がｒＨＪに駆動されたときに、第１の制御端子９はＶ
ｃｃ−Ｖｔｈ５まで充電される。これに対して、第８図
の実施例では、ＰＮ接合ダイオード５ａを用いてダイオ
ードが構成されているので、一致線１ｏがｒＨＪに駆動
されたときに、第１の制御端子９はほぼＶｃｃ−Ｖｂｉ
５まで充電される。ここで、Ｖｂｉ５は、ＰＮ接合ダイ
オード５ａのビルトイン電圧である。

次に、第１図の実施例では、第１の制御端子つとワード
線８との間の結合容量が、トランジスタ１６におけるゲ
ート・ソース間の結合容ｆｆｉｃｇｓのみからなる。こ
れに対して、第８図の実施例では、その結合容Ｑ　Ｃ　
ｇ　ｓにさらに容量素子１８による容量値Ｃｗが加わる
。

したがって、第１の制御端子９がフローティング状態で
ありかつワード線８の電位がＶｃｃ−Ｖｓｓだけ上昇す
ると、第１図の丈施例では、容量桔合により第１の制御
端子９の電位は上述の式（３）により決定されるＶａだ
け上昇する。これに対して、第８図の実施例では、第１
の制御端子９の電位は、次式で示されるＶβだけ上昇す
る。

■β一（Ｖｃｃ−Ｖｓｓ）Ｘ　（Ｃｇｓ十Ｃｗ）／（Ｃ
９＋Ｃｗ）　　　　　　　・・・（６）式（３）および
（６）より明らかなように、Ｖａ＜Ｖβであることがわ
かる。

したがって、第８図の実施例においては、第２図のサイ
クルＴ６の動作および第３図のサイクルＴ３の動作を、
より確丈に実行することができる。

すなわち、第２図のサイクルＴ６および第３図のサイク
ルＴ３の動作の結果、記憶ノード２０または反転記憶ノ
ード２１の電位がＶｃｃ−Ｖｔｈ１まで達するためには
、第２の制御端子１７の電位がＶｃｃまで駆動される必
要がある。さらにそのためには、第１の制御端子９の電
位がＶｃｃ＋Ｖｔｈｌ６以上にブーストされる必要があ
る。したがって、第１図の丈施例では、Ｖｃｃ−Ｖｔ．
ｈ５＋Ｖａ＞Ｖｃｃ＋Ｖｔｈｌ６すなわちＶａ−Ｖｔｈ
５＞Ｖｔｈｌ６である必要がある。これに対して、第８
図の実施例では、Ｖｃｃ−Ｖｂｉ５十Ｖβ＞Ｖｃｃ＋Ｖ
ｔｈｌ６ずナワちＶ／３−Ｖｂ　ｉ５＞Ｖｔｈｌ６が成
立すればよい。

上述したように、Ｖαくｖβであり、また一般的にＶｔ
ｈ５＞Ｖｂｉ５であるので、第８図の実施例により、こ
の発明におけるリフレッシュ動作および部分書込動作を
より容易にかつ確実に実行することができる。

第９図は、この発明の第３の大施例によるＣＡＭセルを
示す回路図である。第９図において、トランジスタ５は
一致線１０とグランド線１９との間に接続され、そのト
ランジスタ５のゲートは第１の制御端子９に接続されて
いる。第９図のＣＡＭセルにおける動作は、一致検索動
作および読出動作を除いてほぼ第１図のＣＡＭセルにお
ける動作と同様である。但し、スタンバイ状態において
は、一致線１０がｒＬＪにされる。

読出動作では、ビット線対６．７がｒＨＪにブリチャー
ジされてフローティング状態とされ、ワード線８の電位
がｒＬＪからｒＨＪに立上げられる。

また、一致検索動作では、初期状態として、ビット線６
および反転ビット線７の電位がｒＬＪにされ、一致線１
０がｒＨＪにプリチャージされる。

続いて、そのビット線χ４６．７にデータ“１゜がりえ
られる場合には、ビソト線６がｒＬＪに駆動され、反転
ビット線７がｒＨＪに駆動される。そのビット線対６．
７にデータ“０”が与えられる場合には、逆に、ビット
線６がｒＨＪに駆動され、反転ビット線７がｒＬＪに駆
動される。さらに、そのＣＡＭセルがマスクされる場合
には、ビット線６および反転ビット線７がともにｒＬＪ
に駆動される。このとき、一致線１０がｒＨＪを保持し
ているならば、そのワードは“一致２を示し、一致＄１
１０が「Ｌ」にディスチャージされるなら、そのワード
は“不一致″を示す。

第１０図は、この発明の第４の丈施例によるＣＡＭセル
を示す回路図である。第１０図において、記憶ノード２
０に容量素了２２が接続され、反転記憶ノード２１に容
量素了２３が接続されている。

その他の構成は、第１図の丈施例の構成と同様である。

容量素Ｔ−２２および２３は、ＣＡＭセルが記憶データ
をより安定して保持することができるように、付加され
ている。第１０図のＣＡＭセルの動作は、第１図のＣＡ
Ｍセルの動作と同社である。

なお、上記の第１〜第４の実施例を、適宜組含せること
も可能である。また、上記の第１〜第４の実施例におけ
るスイッチ素子は、すべてＮチャネルＭＯＳ｝ランジス
タにより構成されているが、ＰチャネルＭＯＳトランジ
スタを用いても同様の機能を有するＣ　Ａ　Ｍセルを構
成することができる。

さらに、部分的にスイッチ素子をパイポーラトランジス
タあるいは他の１ｌ旧，ｌの機能を持つ素子に置き換え
ることも可能である。

［発明の効果］ 以上のようにこの発明によれば、書込時には、第１の制
御端了が活姓状態に詭定されているメモリセルのみに情
報の書込みが行なわれるので、部分書込みを１回の書込
動作により行なうことができる。

また、リフレッシュ１（７には、第１および第２のビッ
ト線に与えられた情報と同じ悄報を記憶しているメモリ
セルのみがリフレッシュされるので、２１り１の動作に
よりすべてのメモリセルをリフレッシュすることができ
る。

したがって、部分み込動作およびリフレッシュ動作に必
要なｎ！ｉ問およびｌｌ１費電力を大幅に削減すること
が可能となる。

【図面の簡単な説明】

第１図はこの発四の第１の丈施例によるＣＡＭセルを示
す回路図である。第２図は同丈施例のリフレッシュ動作
を説明するための波形図である。 第３図は同文施例の書込動作および部分書込みにおける
書込ビットの動作を説明するための波形図である。第４
図は同大施例の部分書込みにおけるマスクビットの動作
を説明するための波形図である。第５図は同文施例の一
致検索動作を説明するための波形図である。第６図は同
丈施例の読出動作を説明するための波形図である。第７
図は同実施例のＣＡＭセルを川いたＣＡＭの全体の構成
を示すブロック図である。第８図はこの発明の第２の実
施例によるＣＡＭセルを示す１！！１路図である。 第９図はこの発明の第３の実施例によるＣＡＭセルを示
す同路図である。第１０図はこの発明の第４の実施例に
よるＣＡＭセルを示す同路図である。 第１１図はＣＡＭを用いたキャッシュシステムの横成を
示すブロック図である。第１２図は従来のＣＡＭセルを
示す回路図である。第１３図は４個のＣＡＭセルからな
るワードを示す図である。第１４図は４個のワードから
なるアレイを示す図である。 図において、１〜５．１６はＮチャネルＭＯＳトランジ
スタ、６はビット線、７は反転ビット線、８はワード線
、９は第１の制御端子、１０は一致線、１７は第２の制
御端子を示す。 なお、各図中同一？〕号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 第１および第２のビット線ならびにワード線に接続され
   たメモリセルを含む半導体記憶装置であって、 前記メモリセルは、 情報を記憶する第１および第２の記憶ノード、第１およ
   び第２の制御端子、 前記第１の制御端子を活性状態または非活性状態にする
   制御手段、 前記第１の制御端子が活性状態になっているときに前記
   ワード線の電位を前記第２の制御端子に与える電位供給
   手段、 前記第１のビット線と前記第１の記憶ノードとの間に結
   合され、前記第２の制御端子の電位により制御される第
   １のスイッチ手段、および 前記第２のビット線と前記第２の記憶ノードとの間に結
   合され、前記第２の制御端子の電位により制御される第
   ２のスイッチ手段を備え、 前記制御手段は、 書込時に、前記第１の制御端子を活性状態または非活性
   状態に設定し、リフレッシュ時に、前記第１および第２
   のビット線に与えられた情報と前記第１および第２の記
   憶ノードに記憶された情報とが一致したときに前記第１
   の制御端子を活性状態に設定し、前記第１および第２の
   ビット線に与えられた情報と前記第１および第２の記憶
   ノードに記憶された情報とが一致しないときに前記第１
   の制御端子を非活性状態に設定する、半導体記憶装置。