JPH031610A - 信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、信号検出回路に関する。より詳細ｊこは、デ
ィジタル通信システムにおいて、非同期である１対の信
号処理系間において、一方の処理系におけるパルス信号
を、他方の信号処理系においてその処理系のパルス幅の
信号として検出する信号検出回路の新規な構成に関する
。

従来の技術 ディジタル信号を処理する場合は、各ディジタル信号処
理系において定められたクロック信号を何らかの形で参
照しながら処理する必要がある。

従って、互いにクロック周波数の異なるシステムの間で
ディジタル信号を遺り取りする場合は、般にエラスティ
ックバッファ等のような大規模な回路を介してクロック
の差を調整しながら信号伝送を行う必要がある。

しかしながら、制御信号や異常状態検出などを表す信号
は、一般に連続的信号ではなく、特定しベルの１ショッ
ト程度のパルス信号である。従って、エラスティックバ
ッファのような大規模な同期回路を使用することは不経
済である上、信号が大規模な回路を経由するために伝送
に時間がかかり、受信側の処理が必要なタイミングに間
に合わなくなる場合もある。

第３図は、上述のような問題に対応して、小規模な回路
で短い信号を検出することを可能にした信号検出回路の
構成を示す図である。

即ち、この回路は、Ａクロックで動作する第１の処理系
で発生したパルス信号を、Ｂクロックの下で動作する第
２の処理系において検出する回路である。この回路は、
Ｄ型フリップフロップ３１により構成されており、Ｄ型
フリップフロップ３１のＤ端子にＡクロック処理系にお
いて発生したパルス信号を入力され、Ｄ型フリップフロ
ップ３１のＣ端子には、第２の処理系のクロックである
Ｂクロックが供給され、Ｃ端子よりＢクロック処理系に
、Ｂクロックに同期したパルス信号を出力するように構
成されている。従って、Ｄ型フリップフロップ３１のＤ
端子に入力されたパルス信号は、Ｂクロックによりサン
プリングされてＢクロック処理系のパルス信号として出
力される。

発明が解決しようとする課題 第４図（ａ）、（ｂ）、（Ｃ）および（ｄ）は、第３図
に示した信号処理回路の動作例を説明するタイミングチ
ャートである。尚、ここで、第４図（ａ）および（Ｃ）
に示すように、Ａクロックは、Ｂクロックよりも高い周
波数のクロックであるような場合について考察する。

この場合、第３図に示したＤ型フリップフロップ３１に
入力されるパルス信号は、例えば第４図（ｂ）に示すよ
うなパルス信号である。ところが、このパルス信号は、
第４図（Ｃ）に示すＢクロックのパルスよりも短い信号
なので、Ｂクロックがサンプリングする前に再び立ち下
がってしまう。従って、第４図（ｄ）に示すように、Ｄ
型フリップフロップ３１の出力には全くパルスが現れな
い場合がある。

このように、第３図に示した従来の信号検出回路は、出
力する側のクロックが、入力される側のクロックよりも
速い場合には、信号を有効に検出することができない場
合があった。

そこで、本発明は、上記従来技術の問題点を解決し、送
信側のクロックの方が早い場合にも、送信側の１ビツト
の信号を、受信側の１ピツトの信号として有効に検出す
ることのできる新規な信号検出回路を提供することをそ
の目的としている。

課題を解決するための手段 即ち、本発明に従うと、互いに異なるクロックのもとで
動作する第１および第２の１対のディジタル信号処理系
の間で、該第１信号処理系が出力する信号を、該第２の
信号処理系の信号として検出する回路であって、Ｒ−３
型の第１フリップフロップと、該第１フリップフロップ
の出力をデータ入力端子に入力され、前記第２処理系の
クロックをクロック端子に入力され、出力端子を前記第
１フリップフロップのリセット端子に接続されたＤ型の
第２フリップフロップとを備え、前記第１フリップフロ
ップのセット端子に前記第１信号処理系の出力を入力さ
れ、前記第２フリップフロップの前記出力端子から該第
２信号処理系の信号を出力するように構成されているこ
とを特徴とする信号検出回路が提供される。

作用 互いにクロック周波数の異なる非同期な１対のシステム
間でデータを伝送する場合、前述のような従来の信号検
出回路は、１つのＤ型フリップフロップを使用してこの
フリップフロップを検出側のクロックによって動作させ
ていたので、検出側のクロックが被検出側のクロックよ
りも遅い場合は有効な信号検出ができなかった。

これに対して、本発明に係る信号検出回路は、Ｒ−３型
フリツ７プフロツプとＤ型フリップフロップとを組み合
わせることによって、Ｒ−３型フリップフロップで被検
出側の信号をサンプリングし、これを検出側のクロック
に従って読み出した後にＲ−３型フリップフロップをリ
セットするように構成されて、いる。従って、゛相互の
クロック周波数の関係に関わらず、常に有効な信号検出
動作を行うことができる。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に係る信号検出回路の構成例を示す回
路図である。尚、ここでは、あるクロックＡの下で動作
する信号処理系の発生したパルス信号を、クロックＡと
は異なるクロックＢの下で動作する第２の処理系におい
て検出する回路を構成したものである。

第１図に示すように、この回路は、入力をセット端子に
接続されたＲ−３型フリップフロップ１１と、Ｒ−３型
フリップフロップ１１の出力をＤ端子に入力され、クロ
ック端子にＢクロックを入力されるＤ型フリップフロッ
プ１２とから構成されている。尚、フリップフロップ１
１のリセット端子は、フリップフロップ１２の出力に接
続されている。

第２図（ａ）、ら）、（Ｃ）、（ｄ）および（ｅ）は、
第１図に示した本発明に係る信号検出回路の動作を説明
するタイミングチャートである。尚、第２図（ａ）の上
に記載された番号は、クロックＡ上のタイミングを指定
するためのものであり、以下〔ｘ〕のように表示する。

第２図（ａ）および（ｄ）に示すように、クロックＡは
クロックＢよりも周波数が高い。このような組合せの場
合、第３図に示したような従来の信号検出回路では、有
効な信号検出を行うことができなかった。

いま、第２図（ｂ）に示すように、クロックＡの下で動
作するシステムにおいて、タイミング〔４〕で立ち上が
り、タイミング〔５〕で立ち下がる１シヨツトのパルス
信号が発生した場合を考える。

この信号は、Ｒ−８型フリップフロップ１１のセット入
力に入力される。従って、第２図（Ｃ）に示すように、
フリップフロップ１１がセットされ、Ｑ出力が゛″Ｈ″
Ｈ″ルベル。

フリップフロップ１１のＱ出力はフリップフロップ１２
の０入力に接続されている。フリップフロップ１２はク
ロックＢの下で動作しており、第２図（ｅ）に示すよう
に、フリップフロップ１２出力は、クロックＢの立ち上
がりでＩＩ　ＨＩＴ　レベルをラッチする。

ここで、フリップフロップ１２のＱ出力がＨ”レベルに
なると、フリップフロップ１２の出力に接続されたフリ
ップフロップ１１のリセット入力がＩＩ　ＨＩＩ　レベ
ルとなり、第２図（Ｃ）に示すように、フリップフロッ
プ１１がリセットされ、０”レベルとなる。

フリップフロップ１１の０”レベル出力は、クロックＢ
の次の立ち上がり時にラッチされ、フリップフロップ１
２の出力はタイミング〔２３〕において゛°０″レベル
となる。

以上のようにして、この信号検出回路では、クロックＡ
上の１ビツトの信号を、クロックＢ上の１ビツトの信号
として有効に検出することができる。

このように、本発明に係る信号検出回路では、Ｒ−３型
フリップフロップを組み合わせることによって、必ず信
号をラッチし、また、Ｄ型フリップフロップの出力を、
Ｒ−３型フリップフロップの２入力として帰還させるこ
とで、次の信号を検出できるようにしている。こうして
、検出信号を、受信網のクロックに同期した信号として
検出できる。

第５図は、本発明に係る信号検出回路を使用したシステ
ムの構成例を示すブロック図である。

このシステムでは、あるタロツクＡの下で動作する第１
のシステム５１と、クロックＡとは異なるクロックＢの
下で動作する第２のシステム５２とから構成されたシス
テムにおいて、各種の信号が第１システム５１から第２
システム５２ヘデータを転送する。

このシステムは、第５図に示すように、第１システム５
１のデータ端子ＤＡと第２システム５２のデータ端子Ｂ
Ｄとがエラスティックバッファ５３を介して接続され、
また、制御用あるいは検出通報用のＡＳ端子とＢＳ端子
とは、第１図に示した本発明に係る信号検出回路５４を
介して接続されて構成されている。尚、エラスティック
バッファ５３には両方のシステムのクロックＡＣとＢＣ
とが供給されており、信号検出回路５４には第２システ
ム５２のクロックＢＣのみが供給されている。

以上のように構成されたシステムでは、データ信号のよ
うに長い信号は、エラスティックバッファ５３を介して
伝送され、また、制御用あるいは検出通報用の信号等の
短い信号は信号検出回路５４を介して伝送される。実際
には、エラスティックバッファ５３は非常に規模の大き
な回路であり、上述のように構成することによって、回
路の構成を大いに簡素化することができると同時に、信
号検出回路５４を経由する信号の伝送を非常に速く行う
ことができるので、制御信号等に対する第２システムの
対応を高速化することができる。

発明の詳細 な説明したように、本発明に係る信号検出回路は、互い
に非同期なディジタル信号処理系の間で信号を伝達する
際に、送信側の１ビア）の信号を、受信側の１ビツトの
信号として検出することができる。この機能は、従来の
信号検出回路と異なり、受信側のクロックが送信側のク
ロックよりも遅い場合にも有効に動作し、非同期なディ
ジクル信号処理系を簡便且つ有効に接続することを可能
とする。

従って、本発明に係る信号検出回路は、制御用や検出通
報用の１ビツト幅程度のパルス信号を伝達する場合のよ
うに、エラスティック・バッファはど大規模な回路を必
要としない場合に広く利用・することができる。

【図面の簡単な説明】

第１図は、本発明に係る信号検出回路の構成を示す回路
図であり、 第２図（ａ）、ら）、（Ｃ）、（ｄ）および（ｅ）は、
第１図に示した回路の動作を説明するタイミングチャー
トであり、 第３図は、従来の信号検出回路の構成を示す回路図であ
り、 第４図（ａ）、（ｂ）、（Ｃ）および（ｄ）は、第３図
に示した回路の動作を説明するタイミングチャートであ
り、第５図は、第１図に示した回路を応用したシステム
の構成を示すブロンク図である。 〔主な参照番号〕 １１・・・・Ｒ−３型フリップフロップ、１２．３１・
・Ｄ型フリップフロップ 特許出願人　住友電気工業株式会社

Claims (1)

【特許請求の範囲】
1. 互いに異なるクロックのもとで動作する第１および第２
   の１対のディジタル信号処理系の間で、該第１信号処理
   系が出力する信号を、該第２の信号処理系の信号として
   検出する回路であって、Ｒ−Ｓ型の第１フリップフロッ
   プと、該第１フリップフロップの出力をデータ入力端子
   に入力され、前記第２処理系のクロックをクロック端子
   に入力され、出力端子を前記第１フリップフロップのリ
   セット端子に接続されたＤ型の第２フリップフロップと
   を備え、前記第１フリップフロップのセット端子に前記
   第１信号処理系の出力を入力され、前記第２フリップフ
   ロップの前記出力端子から該第２信号処理系の信号を出
   力するように構成されていることを特徴とする信号検出
   回路。