JPH03162011A - 電流制限出力ドライバ - Google Patents

電流制限出力ドライバ

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JPH03162011A
JPH03162011A JP2297383A JP29738390A JPH03162011A JP H03162011 A JPH03162011 A JP H03162011A JP 2297383 A JP2297383 A JP 2297383A JP 29738390 A JP29738390 A JP 29738390A JP H03162011 A JPH03162011 A JP H03162011A
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路に関し、特に出力ロード条件の範囲
内に電流を制限する集積回路出力ドライバに関する。
〔従来の技術〕
論理作用を実行する集積回路はその出力からディジタル
論理（ロジック）信号を出力する。送信信号を供給し、
回路ロジック要素を外部干渉から分離するため、典型的
に出力ドライバ又はバッファが用いられる。出力ドライ
バはロジック回路と送信ラインとの間に接続され、普通
ロジック回路と同じチップ上に作られる。ドライバはそ
のチップのロジック要素からのデータ４ｚ号に応答して
送信ラインに対応する出力信号を出力する。あるタイプ
の出力ドライバは送信ラインと基準電圧端子との間に接
続された１個のトランジスタを使用する。送信ラインは
ハイ又はロー・ロジック・レベルに対応するハイ又はロ
ー電圧にプリチャージされる。出力ドライバはそのライ
ンをプリチャージ・ラインの補数値を有する基準電位端
子に接続することによって補数信号を供給する。共通の
ドライバ構造は送信ラインと接地との間に接続されたＮ
ＭＯＳ電界効果トランジスタであり、送信ラインはハイ
の値にプリチャージされる。“オープン●ドレイン●ド
ライバと呼ばれるこれはＮＭＯＳドレインの接続から送
信ラインにその名をひき出す。
ローの値が送信されるべき場合、ＮＭＯＳトランジスタ
のゲートは接地に対する導通路を形成し、送信ラインを
ローにひっぱるロジック回路から信号を受信する。
〔発明か解決しようとする課題〕
出力ドライバはその動作について数々の問題を持つこと
が知られている。ある応用ではその送信ラインは顕著な
容量成分を持つ有効な外部ロードを持つかもしれない。
ドライバ・トランジスタが導通したとき、その容量の影
響によりトランジスタを通して余分な大きい瞬間的電流
又はスパイクを発生するかもしれない。その上、多くの
回路において、ドライバ・トランジスタのスイッチング
速度は時間対電流の変化率を大きく増加する点まで上昇
するかもしれない。これは電源に大きな雑音を発生させ
るかもしれない。又、電源がチップに接続されるので、
電源電圧の障害はチップの動作を乱すことになるかもし
れない。
ゲート・アレイ及び他のＡＳＩＣの応用において、送信
ラインのロードは屡々未知のものである。
そこで、典型的に最大のソース又はシンク電流が指定さ
れる。しかし、容量効果は知られておらず、相当大きな
値の範囲で変動するかもしれない。多くの出力ドライバ
は狭く特定された動作範囲内でよく動作するが、送信ラ
インの可変ローディングを取扱うようには設計されてい
ない。
従って、この発明の目的は新規且つ改良された出力ドラ
イバを提供することである。
この発明の他の目的は出力の電流スパイクを減少する出
力ドライバを提供することである。
更に、この発明の目的はドライバをオン又はオフにスイ
ッチするとき電流の時間変化率を減少する出力ドライバ
を提供することである。
更に、この発明の目的は出力ローディングとは独立して
動作する出力ドライバを提供することである。
更に、この発明の目的は特定応用の総合動作条件に適合
するよう容易に再設計することができるゲート・アレイ
又はＡＳＩＣ用出力ドライバを提供することである。
更に、この発明の他の目的は従来のゲート・アレイ又は
ＡＳＩＣセルから構成することができる出力ドライバを
提供することである。
〔問題点を解決するための手段〕
上記の問題を解決するため、本願発明は出力ノードと基
準電圧端子との間に接続された３トランジスタから成る
出力ドライバを提供する。第１のトランジスタは入力デ
ータ信号に応答し、第２のトランジスタは出力からの第
１のフィードバック信号に応答し、第３のトランジスタ
は出力からの第２のフィードバック信号に応答する。
〔実施例〕
第１図は、データ供給ラインＩ２にハイ又はロー入力信
号を受信し、出力ノード１４に出力信号を供給する出力
ドライバＩＯを示す。出力ノード１４は抵抗性及び容量
性ロードｌ８を含む送信ラインｌ６に接続される。送信
ライン１６はハイ電圧端子ＶＤＤとロー電圧端子２０と
の間に抵抗で接続される。好ましい実施例では、ＶＤＤ
は約５Ｖであり、端子２０は約Ｏｖ又は接地である。他
のＶＤＤ及び端子２０の値はハイ及びロ一端子の極性を
逆転することを含むことができる。
出力ドライバＩＯは出力ノード１４と基準電圧端子２０
（接地）との間に接続されたトランジスタ２２．２４．
２６を含む。好ましい実施例では、トランジスタ２２，
２４．２６は出力ノード１４に接続されたドレインと接
地に接続されたソースとを有するＮＭＯＳ電界効果トラ
ンジスタである。
トランジスタ２２の制御電極又はゲートは入力データ信
号を受信するよう入力ノード２８に接続される。トラン
ジスタ２２は入力データ信号に応答して、信号がハイで
導通し、信号がローでターンオフする。トランジスタ２
４は出力ノード１４からそのゲートに受信したフィード
バック信号に応答し、トランジスタ２６は出力ノード１
４からそのゲートに受信した他のフィードバック信号に
応答する。
トランジスタ２４のゲートに受信したフィードバック信
号は出力ノード１４とトランジスタ２４のゲートとの間
に接続されている回路３ｏによって供給される。回路３
０は出力ノード１４とトランジスタ２４のゲートとの間
に接続されたインバータ３２，ナンド・ゲート３４及び
インバータ３６の列を含む。ナンド・ゲート３４以外の
他の一致ゲートは要求される出力信号により交代して使
用される。インバータ３２はＶＤＤと接地との間に接続
され、その入力は出力ノード１４に接続され、その出力
はナンド・ゲート３４の１入力に接続される。ナンド・
ゲート３４の他の入力は入力ノード２８に接続される。
ナンド・ゲート３４の出力はインバータ３６の入力ライ
ン３８に接続され、インバータ３６の出力はトランジス
タ２４のゲートに接続される。回路３０の特に興味ある
ことはインバータ３２のしきい値電圧である。インバー
タのしきい値電圧はインバータがその出力に供給する電
圧をハイ又はローに切換える電圧である。
しきい値電圧はインバータを構成するＰＭＯＳ及びＮＭ
ＯＳ｝ランジスタの相対的大きさを調節することによっ
て変えることができる。例えば、この実施例において、
出力ノード１４の電圧がハイであればインバータ３２の
出力はローである。ノード１４がハイの値の範囲内であ
ると、そのすべてはインバータ３２の出力から同じロー
の値を発生する。換言すると、インバータ３２のしきい
値電圧はノード１４のハイ出力に対して最低の設計値よ
り低い。インバータ３２の出力はトランジスタ２２がデ
ータ信号を受信した後においてのみ切換え、ノード１４
の出力電圧はドロップし始める。
トランジスタ２６のゲートが受信するフィードバック信
号は出力ノードＩ４とトランジスタ２６のゲートＰの間
ｔニ播＃負刺ナーｍｌ鯰Ａｎｔ一上一丁砒給される。回
路４０は出力ノード１４とトランジスタ２６のゲートと
の間に直列接続されたインバータ４２，ナンド・ゲート
４４及びインバータ４６列を含む。ナンド・ゲート４４
以外の他の一致ゲートは要求される出力信号により交代
して使用することができる。インバータ４２はＶＤＤと
接地との間に接続され、その入力は出力ノード１４に、
その出力はナンド・ゲート４４の！入力に接続される。
ナンド・ゲート４４の他の入力は入力ノード２８に接続
される。ナンド・ゲート４４の出力はインバータ４６の
入力ライン４８に接続され、インバータ４６の出力はト
ランジスタ２６のゲートに接続される。回路４０の特に
興味あることはインバータ４２のしきい値電圧である。
インバータ４２のしきい値電圧はインバータ３２につい
て説明した方法に類似の方法でセットされる。しかし、
インバータ４２のしきい値電圧はトランジスタ３２のそ
れより低い。
ドライバｌＯは、又データ供給うイン１２とト−７　’
／　　６　　７　　々　９　　　９　Ｑ（１１　　朋　
１−　　幻Ｘｋｊｉ　　ｋ　　４−ｑ　　ｗ　　＋　，
　　？　　　＋　　今４　ｓｚ　　／ンバータ５０，５
２を含む。インバータ５０．　５２はトランジスタ２２
及びナンド−ゲート３４．４４の各々の１入力に入力デ
ータ信号を供給する。そのインバータの数は設計の要求
によって変えることができる。
動作において、送信ラインｌ６は外部プルアップ抵抗に
より端子ＶＤＤの電圧近くにプリチャージされる。入力
ノード２８にハイ・データ信号を受信すると、トランジ
スタ２２はそれに応答して出力ノード１４と接地との間
に電流を導通し、ノード１４の出力電圧をドロツプする
。トランジスタ２２，２４．２６の各々はＭＯＳ｝ラン
ジスタのため、そのチャンネル幅に逆比例した特有抵抗
を表わす。トランジスタ２２のチャンネル幅は、出力ノ
ード１４の電流サージを防止し、電流の対時間変化率（
ｄｉ／ｄｔ）を減少するだけ相当小さい。
しかし、出力ノード■４の電圧がドロツプし始めたとき
に、トランジスタ２２は出力電圧を要求されたローの値
にドロップするだけ十分な電流を導通するには小さすぎ
る。十分な電流を流しうるため、トランジスタ２４．２
６はシーケンスに作動される。
トランジスタ２２がインバータ３２のしきい値電圧以下
に出力ノード１４の電圧を引っぱったときに、インバー
タ３２の出力はハイになる。ナンド・ゲート３４はその
両入力にハイが入力され、その出力をローに切換える（
インバータ３６の入力ライン３８）。それに応答してイ
ンバータ３６の出力はハイとなり、トランジスタ２４の
ゲートにそれを接続することによってフィードバック・
ループを完戒する。トランジスタ２４はそのフィードバ
ック信号に応答して、トランジスタ２２と並列に、出力
ノード１４と接地との間に電流を流し、出力に流す電流
を増加させるようにする。しかし、出力電圧がドロップ
しているので、トランジスタ２４．２２が共に動作して
いるための電流は、トランジスタ２２か夏つだけ動作し
ていたときの電流と大体同一であり、ｄｉ／ｄｔは増加
しない。
トランジスタ２２．２４が出力ノード１４の電圧をイン
バータ４２のしきい値電圧以下にひつばったとき（イン
バータ３２のしきい値電圧より低い）、インバータ４２
の出力はハイとなる。ナンド・ゲート４４はその両入力
にハイの値が入力され、その出力（インバータ４６の入
力ライン４８）をローに切換える。それに応答してイン
バータ４６の出力はハイとなり、トランジスタ２６のゲ
ートにそれを接続して第２のフィードバック・ループを
完成する。トランジスタ２６はそのフィードバック信号
に応答してトランジスタ２２．２４と並列に出力ノード
１４及び接地間に電流を流して出力の電流を増加するよ
うにする。しかし、出力電圧は再びドロツプしているの
で、トランジスタ２２，２４が共に動作するための電流
はトランジスタ２２又は２４が１つのみ動作していると
きの電流とほぼ同一である。
トランジスタ２２．２４．２６はそれらの組合わせ並列
抵抗が送信ラインｌ６を最悪の設計ロードに対するロー
電圧に維持することができるような大きさとする。しか
し、インバータ３２．４２バック設計は送信ラインのロ
ードの変化を個有的に補償するということが大切である
。例えば、ライン容量が増加したとき、トランジスタ２
２はより長くかかり、その出力電圧をインバータ３２の
しきい値以下に減少する。かくして、インバータ３２は
トランジスタ２２が導通した後までトランジスタ２４に
対するフィードバック信号を遅延させるが、インバータ
４２はトランジスタ２４が導通した後までトランジスタ
２６に対するフィードバック信号を遅延させる。回路３
０．４０は単なる遅延線ではない。トランジスタ２２．
２４．２６の相対的寸法とともにインバータ３２．４２
の差動しきい値電圧は、ドライバｌＯがロード状態の変
動、或は異なるロード状態を自動的に補償して出力ノー
ド１４の電流スパイクを防止するということを保証する
。
一実施例において、トランジスタ２２の特有抵抗（Ｒｌ
）はトランジスタ２６の特有抵抗（Ｒ３）より大きいト
ランジスタ２４の特有抵抗（Ｒ２）約Ｒ２の２倍であり
、約Ｒ３の３倍乃至４倍である。従って、ＭＯＳ｝ラン
ジスタについて、トランジスタ２４のチャンネル幅はト
ランジスタ２２のそれの約２倍であり、トランジスタ２
６のチャンネル幅はトランジスタ２２のそれの約３倍乃
至４倍である。
第２図は、１個のトランジスタを有する出力ドライバ６
０とこの発明による３個のトランジスタを有するドライ
バ１０との間の出力電流の比較を示す。ドライバ６０は
その出力に電流スパイクＡを現わし、その傾斜に反映す
る電流の時間変化率が相当高いことを示す。それに反し
、ドライバ１０は相当減少したスパイクＢと、電流の時
間変化率とを有する。
この発明は以上説明した実施例の範囲に限定されるべき
ではなく、この発明の原理の範囲内で変化変更すること
ができるものである。
【図面の簡単な説明】 第１図は、この発明の一形式による出力ドライバの回路
図、 第２図は、従来のドライバとこの発明のドライバとを比
較する出力電流対時間のグラフである。 図中、ＩＯ・・・出力ドライバ　ｌ２・・・データ供給
ライン、１４・・・出力ノード、ｌ６・・・通信ライン
、ｌ８・・・容量性ロード、２ｏ・・・接地端子、２２
，２４．２６・・・トランジスタ、２８・・・入力ノー
ド、３２，３６，４２．４６・・・インバータ、３４，
４４・・・ナンド・ゲート、５０．５２・・・１対のイ
ンバータ。 西山善章

Claims (25)

    【特許請求の範囲】
  1. （１）出力ノードと基準電圧端子との間に接続され、入
    力データ信号に応答する第１のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
    前記出力からの第１のフィードバック信号に応答する第
    ２のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
    前記出力からの第２のフィードバック信号に応答する第
    ３のトランジスタとを含む出力ドライバ。
  2. （２）前記出力ノードと前記第２のトランジスタの制御
    電極との間に接続され、前記第１のフィードバック信号
    を供給する第１の回路と、 前記出力ノードと前記第３のトランジスタの制御電極と
    の間に接続され、前記第２のフィードバック信号を供給
    する第２の回路とから成る特許請求の範囲第１項記載の
    ドライバ。
  3. （３）前記第１の回路は前記出力ノードと前記第２のト
    ランジスタの制御電極との間に接続された第１のインバ
    ータ、第１の一致ゲート及び第２のインバータ列を含み
    、 前記第２の回路は前記出力ノードと前記第３のトランジ
    スタの制御電極との間に接続された第３のインバータ、
    第２の一致ゲート及び第４のインバータ列を含む特許請
    求の範囲第２項記載のドライバ。
  4. （４）前記第１の一致ゲートは前記第１のインバータの
    出力に接続された第１の入力と、前記入力データ信号を
    受信する入力ノードに接続された第２の入力と、前記第
    ２のインバータの入力に接続された出力とを持ち、 前記第２の一致ゲートは前記第３のインバータの出力に
    接続された第１の入力と、前記入力ノードに接続された
    第２の入力と、前記第４のインバータの入力に接続され
    た出力とを含む特許請求の範囲第３項記載のドライバ。
  5. （５）前記第１及び第２の一致ゲートは２入力ナンド・
    ゲートである特許請求の範囲第３項記載のドライバ。
  6. （６）前記第１の回路は前記データ信号が前記第１のト
    ランジスタに供給された後まで前記第１のフィードバッ
    ク信号を遅延する第１の遅延手段を含み、前記第２の回
    路は前記第１のフィードバック信号が前記第２のトラン
    ジスタに供給された後まで前記第２のフィードバック信
    号を遅延する第２の遅延手段を含む特許請求の範囲第２
    項記載のドライバ。
  7. （７）前記第１の遅延手段はハイ及びロー電圧端子間に
    接続され、前記出力ノードに接続された入力を持ち、前
    記ハイ及びロー電圧端子間を切換える第１のしきい値電
    圧を有する第１のインバータを含み、 前記第２の遅延手段は前記ハイ及びロー電圧端子間に接
    続され、前記出力ノードに接続された入力を持ち、前記
    ハイ及びロー電圧端子間を切換えるため前記第１のしき
    い値電圧とは異なる第２のしきい値電圧を有する第２の
    インバータを含む特許請求の範囲第６項記載のドライバ
    。
  8. （８）前記第２のインバータのしきい値電圧は前記第１
    のインバータのしきい値電圧より少い特許請求の範囲第
    ７項記載のドライバ。
  9. （９）前記第１、第２及び第３のトランジスタはＮＭＯ
    Ｓ電界効果トランジスタである特許請求の範囲第１項記
    載のドライバ。
  10. （１０）前記基準電圧端子は接地である特許請求の範囲
    第９項記載のドライバ。
  11. （１１）前記第１のトランジスタとデータ供給ラインと
    の間に接続され、前記第１のトランジスタに前記入力デ
    ータ信号を供給する１対のインバータ列を含む特許請求
    の範囲第１項記載のドライバ。
  12. （１２）前記第１のトランジスタは前記出力ノードと第
    １の特有抵抗を持つ基準電圧端子との間に電流を通すこ
    とによって前記入力データ信号に応答し、 前記第２のトランジスタは前記第１のフィードバック信
    号に応答して前記出力ノードと第２の特性抵抗を持つ基
    準電圧端子との間に電流を導通し、 前記第３のトランジスタは前記第２のフィードバック信
    号に応答して前記出力ノードと第３の特有抵抗を持つ基
    準電圧端子との間に電流を導通し、 前記第１の抵抗は前記第３の抵抗より大きい前記第２の
    抵抗より更に大きい特許請求の範囲第１項記載のドライ
    バ。
  13. （１３）前記第１、第２、第３のトランジスタはＭＯＳ
    電界効果トランジスタである特許請求の範囲第１２項記
    載のドライバ。
  14. （１４）前記第１のトランジスタのチャンネル幅は前記
    第３のトランジスタのそれより小さい前記第２のトラン
    ジスタのそれより更に小さい特許請求の範囲第１３項記
    載のドライバ。
  15. （１５）前記第２のトランジスタのチャンネル幅は前記
    第１のトランジスタのチャンネル幅の約３〜４倍である
    前記第３のトランジスタのチャンネル幅の更に約２倍で
    ある特許請求の範囲第１４項記載のドライバ。
  16. （１６）前記入力データ信号に応答して前記出力ノード
    の電流スパイクを減じる手段を含む特許請求の範囲第２
    項記載のドライバ。
  17. （１７）前記第１の回路は前記出力ノードに接続された
    第１のインバータを含み、前記第２の回路は前記出力ノ
    ードに接続された第２のインバータを含み、 前記減少手段は特有抵抗を有することを特徴とする前記
    第１、第２及び第３のトランジスタを含み、しきい値電
    圧を特徴とする第１及び第２のインバータを含む特許請
    求の範囲第１６項記載のドライバ。
  18. （１８）前記第１のトランジスタの特有抵抗は前記第３
    のトランジスタの特有抵抗より大きい前記第２のトラン
    ジスタの特有抵抗より更に大きく、前記第２のインバー
    タのしきい値電圧は前 記第１のインバータのしきい値電圧より小さい特許請求
    の範囲第１７項記載のドライバ。
  19. （１９）出力ノードと基準電圧端子との間に接続され、
    入力データ信号に応答してその間に第１の特有抵抗によ
    る電流を導通する第１のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
    前記出力からの第１のフィードバック信号に応答して第
    ２の特有抵抗を有する前記出力ノード基準電圧端子間に
    電流を導通する第２のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
    前記出力からの第２のフィードバック信号に応答して第
    ３の特有抵抗を有する前記出力ノード基準電圧端子間に
    電流を導通し、前記第１の抵抗は前記第３の抵抗より大
    きい前記第２の抵抗より更に大きいものである第３のト
    ランジスタと、 前記出力ノードと前記第２のトランジスタの制御電極と
    の間に接続され、前記第１の回路は前記データ信号が前
    記第１のトランジスタに供給された後まで前記第１のフ
    ィードバック信号を遅延させる第１の遅延手段を含むよ
    うにした第１の回路と、 前記出力ノードと前記第３のトランジスタの制御電極と
    の間に接続され、前記第１のフィードバック信号が前記
    第２のトランジスタに供給された後まで前記第２のフィ
    ードバック信号を供給し、それを遅延する第２の遅延手
    段を含む第２の回路とを含み、前記出力の電流スパイク
    を減少する出力ドライバ。
  20. （２０）前記第１の回路は前記出力ノードと前記第２の
    トランジスタの制御電極との間に接続された第１のイン
    バータ、第１の一致ゲート及び第２のインバータ列を含
    み、 前記第２の回路は前記出力ノードと前記第３のトランジ
    スタの制御電極との間に接続された第３のインバータ、
    第２の一致ゲート及び第４のインバータ列を含む特許請
    求の範囲第１９項記載のドライバ。
  21. （２１）前記第１、第２及び第３のトランジスタはＭＯ
    Ｓ電界効果トランジスタであり、前記第１のトランジス
    タのチャンネル幅は前記第３のトランジスタのチャンネ
    ル幅より小さい前記第２のトランジスタのチャンネル幅
    より更に小さい特許請求の範囲第２０項記載のドライバ
    。
  22. （２２）前記第１の遅延手段は、ハイ及びロー電圧端子
    間に接続された第１のインバータを含み、前記出力ノー
    ドに接続された入力を持ち、前記ハイ及びロー電圧端子
    間を切換える第１のしきい値電圧を有し、 前記第２の遅延手段は前記ハイ及びロー電圧端子間に接
    続された前記第３のインバータを含み、前記出力ノード
    に接続された入力を持ち、前記ハイ及びロー電圧端子間
    は切換える第２のしきい値電圧を有し、 前記第２のインバータのしきい値電圧は前記第１のイン
    バータのしきい値電圧より小さい特許請求の範囲第２１
    項記載のドライバ。
  23. （２３）前記第１の一致ゲートは前記第１のインバータ
    の出力に接続された第１の入力と、前記入力データ信号
    を受信する入力ノードに接続された第２の入力と、前記
    第２のインバータの入力に接続された出力とを有する２
    入力ナンド・ゲートであり、 前記第２の一致ゲートは前記第３のインバータの出力に
    接続された第１の入力と、前記入力ノードに接続された
    第２の入力と、前記第４のインバータの入力に接続され
    た出力とを有する２入力ナンド・ゲートである特許請求
    の範囲第２２項記載のドライバ。
  24. （２４）前記第１、第２、第３のトランジスタはＮＭＯ
    Ｓ電界効果トランジスタであり、前記基準電圧及びロー
    電圧端子は接地である特許請求の範囲第２３項記載のド
    ライバ。
  25. （２５）前記第１のトランジスタとデータ供給ラインと
    の間に接続され、前記第１のトランジスタに前記入力デ
    ータ信号を供給する１対のインバータ列を含む特許請求
    の範囲第２４項記載のドライバ。
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