JPH03162042A

JPH03162042A - ディジタル信号処理回路の自己診断装置

Info

Publication number: JPH03162042A
Application number: JP1301691A
Authority: JP
Inventors: Ichiro Ogura; 一郎小倉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-11-20
Filing date: 1989-11-20
Publication date: 1991-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複雑なディジタル信号処理回路の故障箇所を
素早く発見することが可能な自己診断装置に関する。

従来技術従来は、ディジタル信号処理回路の一部が故障した場合
、オシロスコープやロジックアナライザーなどの測定機
を用いて処理回路全体に渡って各部の波形あるいはデー
タを見ながら故障箇所を判定しなければならなかった。

発明が解決しようとする課題しかしながら従来の方法では、回路全体を調べる必要が
あるため、故障箇所を見つけるのに大変な労力と時間を
費やしていた。

課題を解決するための手段本発明は上記課題を解決するために、スタートパルスに
よって起動されるテストパターン発生手段と、各信号処
理ブロックにおける信号の遅延量だけ前記スタートパル
スを遅延させるｎ個の遅延手段と、前記遅延されたスタ
ートパルスによって起動されるｎ個の期待値発生手段と
、前記各信号処理ブロックの出力と前記各期待値発生手
段の出力が一致するか否かを検出する不一致検出手段と
を備え、前記信号処理ブロックの出力とその信号処理ブ
ロックに対応する期待値とが一致しなかった最初の信号
処理ブロックを故障箇所と判定する。

作用ｎ個の信号処理ブロックのうちｉ番目の信号処理ブロッ
クに故障が発生した場合、ｉ番目以後の全ての信号処理
ブロックにおいて各信号処理ブロックの出力とその信号
処理ブロックに対応する期待値は異なった値となる。

実施例本発明の実施例を第ｌ図に示す。

第１図において、１はテストパターン発生器、２はスタ
ートパルス発生器、３，　　８．　　１３は信号処理ブ
ロック、４，　　９．　　１４は遅延器、５，１０．１
５は不一致検出器、８，１１．１６は期待値発生器、７
．　　１２．　　１７はインターフェース回路、１８は
システムコントローラ、１９はディスプレイである。

テストパターン発生器ｌにおいては、スタートパルス発
生器２からのスタートパルスによって起動され、一定の
期間持続する所定のデータ系列が発生される。このデー
タ系列としては、なるべくランダムなデータ系列が望ま
しく、Ｍ系列などが利用できる。１番目の遅延器４はス
タートパルス発生器２において発生されたスタートパル
スを１番目の信号処理ブロック３の遅延時間に相当する
時間だけ遅延させるためのものであり、期待値発生器６
はこの遅延されたスタートパルスによって起動され、テ
ストパターンに対応する信号処理ブロック３の処理結果
の期待値を発生させるものである。

この期待値発生器６の具体的な回路例を第２図に示す。

第２図において、２０はカウンタ、２１は期待値ＲＯＭ
（ＲＥＡＤ　　ＯＮＬＹ　　ＭＥＭＯＲＹ）である。カ
ウンタ２０はスタートパルスでリセットされ、信号処理
回路で使用されるクロックに同期してカウントアップす
るカウンタである。期待値ＲＯＭ２　１はカウンタ２０
のカウント値をアドレスとし、信号処理ブロック３の出
力の期待値をデータとして持つＲＯＭである。

次に、不一致検出器５は信号処理ブロック３の出力と期
待値発生器６の出力とが一致するか否かを判定する回路
であり、この判定結果はインターフェース７を介してシ
ステムコントローラ１８に送られる。そして、第２番目
の信号処理ブロック８，・・・，第ｎ番目の信号処理ブ
ロック１３についても同様にして、それぞれの信号処理
ブロックの出力とそれに対応する期待値が一致している
か否かの情報がインターフェース１２，・・・　１７を
介してシステムコントローラ１８に送られる。そして、
それらの情報を総合して何番目の信号処理ブロックに故
障が発生しているかを判断してディスプレイ１９にその
結果を表示する。

すなわち、第（ｉ−１）番目までは信号処理ブロックの
出力と期待値が一致し、第ｉ番目以後は信号処理ブロッ
クの出力と期待値が一致しなかったとしたら、少なくと
も第ｉ番目の信号処理ブロックに故障が発生しているこ
とになる。したがって、その後はこの信号処理ブロック
内においてオシロスコープなりロジックアナライザなり
を用いて、故障箇所を特定すれば良いことになる。１つ
の信号処理ブロックに含まれる部品点数は信号処理回路
全体に比較すれば、約１／ｎに減っており、従来の方法
に比べて故障箇所を特定するのに要する労力および時間
は大幅に短縮されることになる。

また、上記信号処理ブロックを細かく分割していけば、
いくらでも正確に故障箇所を特定することが可能と？ｊ
る。

次に、本実施例のタイムチャートを第３図に示す。

第３図において、（ａ）はクロック、（ｂ）はスタート
パノレス、（Ｃ）はテストパターン、（ｄ）は１番目の
信号処理ブロック８の出力、（ｅ）は遅延器４の出力、
（ｆ）はカウンタ２０の出力値、（ｇ）は期待値ＲＯＭ
２１の出力である。本実施例においては、信号処理ブロ
ック３では３クロックの遅延があるものとする。したが
って、テストパターンのデータＴｏ，　　Ｔｌ，　　Ｔ
２，　　・・・に対応する信号処理ブロック３の出力Ｄ
Ｏ．　　Ｄｉ．　　Ｄ２，　　−・・は３クロック８延
して出てくる。そこで、スタートパルスも遅延器４によ
って３クロック遅延され、この遅延されたスタートパル
スによってカウンタがリセットされるため、上記出力Ｄ
ｏ，　　Ｄｉ．　　Ｄ２，　　・・・に対応したタイミ
ングでカウンタ２０の出力は、０．　　１，　　２，　
　・・・とカウントアップしていく。したがって、期待
値ＲＯＭ２　１に入力アドレス０，　　１，２，・・・
に対応して上記出力Ｄｏ．　　Ｄｉ，　　Ｄ２，　　・
・・の期待値ＥＯ，　　Ｅｌ．　　Ｅ２，　　・・・を
出力するように予めデータを書き込んでおけば、上記出
力ＤＯ，ＤＩ．Ｄ２，　　・・・とその期待値ＥＯ，　
　Ｅｌ，　　Ｅ２，・・・が同一タイミングで比較でき
る。

発明の効果以上説明したように、本発明を信号処理回路システムの
故障診断に用いれば、簡単なハードウェアを付加するだ
けで即座に故障している信号処理回路ブロックを発見で
きる。そして、この信号処理回路ブロックを細かくして
いけば、いくらでも故障箇所を正確に特定することが可
能となり、故障診断に要する労力と時間を従来に比して
、格段に節約することができる。

【図面の簡単な説明】

第１図は、本発明の実施例におけるデイジタル信号処理
装置の自己診断装置を示すブロック図、第２図は第１図
の期待値発生器の回路構成例を示すブロック図、第３図
は同実施例を説明するための各部のタイミング図である
。１・・・テストパターン発生器、　　２・・・スタート
パルス発生器、３，８．１３・・・信号処理回路、４，
９．１４・・・遅延器、　　５，１０．１５・・・不一
致検出器、　　ｅ．１１．１８・・・期待値発生器、７
，　　１２．　　１７・・・インターフェース回路、１
８・・・システムコントローラ、　　１９・・・ディス
プレイ。

Claims

【特許請求の範囲】スタートパルスによって起動されるテストパターン発生
手段と、各信号処理ブロックにおける信号の遅延量だけ前記スタ
ートパルスを遅延させるｎ個の遅延手段と、前記遅延されたスタートパルスによって起動されるｎ個
の期待値発生手段と、前記各信号処理ブロックの出力と前記各期待値発生手段
の出力とが一致するか否かを検出する不一致検出手段と
を具備することを特徴とするディジタル信号処理回路の
自己診断装置。