JPH03162123A - Ｃｍｏｓデバイス用出力バッフア - Google Patents

Ｃｍｏｓデバイス用出力バッフア

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JPH03162123A
JPH03162123A JP2266557A JP26655790A JPH03162123A JP H03162123 A JPH03162123 A JP H03162123A JP 2266557 A JP2266557 A JP 2266557A JP 26655790 A JP26655790 A JP 26655790A JP H03162123 A JPH03162123 A JP H03162123A
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JP
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output
voltage
transistor
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predriver
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Application number
JP2266557A
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English (en)
Inventor
Bhupendra K Ahuja
ブーペンドラ・ケイ・アーウジヤ
Donald Sollars
ドナルド・ソラーズ
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Intel Corp
Original Assignee
Intel Corp
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Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPH03162123A publication Critical patent/JPH03162123A/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching

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  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は大規模集積回路に関し、とりわけ、そうした回
路の出力ドライバすなわち出力バッファの具体化に関す
る． ［発明の背景］ 大規模集積回路（”チップ”）の出力ドライバすなわち
出力バッファは、スイッチングするときに、チップの電
源ラインにノイズを発生させる．温度、プロセス、電圧
に従って出力バッファの性能が変化するので、同様にノ
イズも変化する．良好な設計とするためには、ノイズが
、その設計に使用される特定のチップの諸特性に基づい
て回路設計者が設定するレベルに制限されねばならない
。
そのためには、出力バッファが安定した性能をイｆする
ことが必要である．本発明は、温度、プロセス、電源電
圧の変化に対して安定した性能を示し得るよう補償され
る、出力バッファの新しい設計を目指すものである． ′来　′の１　バッファ 第１図に、従来技術による代表的な出力バッファが示さ
れている．このバッファは、大きなＰ型トランジスタ（
ＰＭＯＳ）と大きなＮ型トランジスタ（ＮＭＯＳ）とを
含んでいる．これらの大きなトランジスタは、大きな外
部負荷を駆動することが可能である．これらのトランジ
スタは、複数の、小さな並列トランジスタへと分解され
ている．第１Ｉ２Ｉには、３つずつのトランジスタから
なるグループ、すなわち、トランジスタｌｌａ〜ｌｌｃ
（ＰＭＯＳ）　、トランジスタ１．３ａ　〜Ｌ３ｃ（Ｎ
ＭＯＳ）へと分解されているそれらのトランジスタが示
されている．しかしながら、それらのトランジスタのゲ
ートは、抵抗器Ｒｐを用いて直列に接続されている．こ
れらの抵抗器は、多結晶シリコン相互接続層によって形
成されている．通常は、このような抵抗はチップ回路に
とって望ましくないものであり、チップ設計者はこの抵
抗を除いた設計を用いようとする．しかしながら、出力
バッファの場合にはこの抵抗が有効に利用される．これ
ら２つのドライバトランジスタは、ブリドライバと呼ば
れるインバータ１５、１７に各々接続されている．この
チップにより生成される内部入力１８がブリドライバを
駆動し、プリドライバがドライバを駆動し、次いでドラ
イバが、その対応するビン又はバッド１９に信号を出す
ことによって外部負荷を駆動する． Ｐ型ドライバトランジスタのブリドライバ１７は、その
中に、大きなＰトランジスタと小さなＮトランジスタと
を有している．同様に、Ｎ型ドライバトランジスタのプ
リドライバｌ５は、小さなＰトランジスタと大きなＮト
ランジスタとを存している一人力信号１８が論理０から
論理１へと遷移したならば、このドライバの出力も同様
の遷移をする．しかしながら、その間に次のような一連
の出来事が生ずる．プリドライバ１７、１５への入力が
論理１であるならば、それらのＰトランジスタはオフに
切り替わり、Ｎトランジスタはオンに切り替わる．Ｎプ
リドライバのＮトランジスタはＰプリドライバのＮトラ
ンジスタよりも大きいので、Ｎドライバのゲートは、Ｐ
トランジスタのゲートよりも早く０ボルトへ放電させら
れる．このことは、Ｎドライバの方が早くオフになるこ
とを保証する．Ｐドライバのゲートも又（遅れてではあ
るが）放電されるので、Ｐドライバが導通し始め、出力
ノード１９を電源電圧２１すなわち論理１へと引き上げ
る．抵抗器Ｒｐは、ＲＣによる遅延によって、ドライバ
の個々のトランジスタのスイッチングを遅延させる．こ
こに、Ｒは多結晶シリコン相互接続の抵抗であり、Ｃは
ゲート容量である．こうして、個々のトランジスタｌｌ
ａ〜１１ｃ、１３ａ〜１３ｃが漸次ターンオンもしくｔ
＋ダーン＋　−ｙ　．’Ｃ　＋Ｆ＾ｈス　ゝの一シｌ÷
　雷）ＩσＩ−いける電流スパイクを減少させ、従って
ノイズを減少させる．また、論埋１から論埋０への遷移
に於いてはＮドライバが活動的となり、同様な出来事が
生ずる． ゛に　るドーイバの。′ 従来技術の出力バッファは、大多数の設計に対して妥当
なものである．しかしながら、高性能チップが開発され
るにつれて従来技術の出力バッファの性能が極めて不十
分なものとなってきた．例えば、高性能を実現し得る新
しいＶＬＳ　Ｉプロセスに於いては、出力ドライバのト
ランジスタ間の抵抗を減少させる必要がある．しかしな
がら、そうした抵抗を減少させることはノイズの増加を
もたらす．代表的な５０ｐＦドライバに於ける結果が表
■に示されている． 表エ ここに、ｄ　ｉ　／　ｄ　ｔは電流の変化率をミリアン
ペア／ナノ秒で表したものである． 表■に示されている成績は、温度及び供給電圧の変化を
考慮に入れているが，プロセスの変化を反映してはいな
い。しがし、プロセスにもとすく変動を考慮の対象から
除外してさえも、温度が１２０℃からＯ℃へと変化する
と遅延が約６ナノ秒から約４ナノ秒へと変化する。もし
もドライバが１２０℃という最悪のケースに対して設計
されるならば、それよりも低い温度に於いてはドライバ
の速度がより高速になりより良い性能を有することにな
るので、その設計は受入れられよう。しかしながら、ド
ライバの速度が向上するに伴って電源ライン上のノイズ
も増大する．表Ｉに示されているように、ドライバがス
ピードアップすると電流の変化率（　ｄ　ｉ　／　ｄ　
ｔ．　）ら明らかに大きくなる．このｄ　ｉ　／　ｄ　
ｆ．は、ボンドワイア及びピンの有するインダクタンス
に起因して、電源ボンドワイア及びビンの両端に電圧降
下を生じさせる．この電圧降下は、信号に乗ったノイズ
として表われ、Ｖｎｏｉｓｅ＝Ｌ（ｄｉ／ｄｔ） によって与えられる．ここに、しは経路の総インダクタ
ンスである． 電源のボンドワイア及びビンには，典型的には２つ以上
の出力ドライバが接続される．したがってノイズ電圧は
、接続されるドライバの数を掛けたものとなる．たとえ
ば、１０個のドライバは、１２０℃に於いて、１０ｘ３
ｘｌＯ＝３００ミリボルトのノイズをもたらす（インダ
クタンスは約３ナノヘンリーである〉．その同じ設計が
、０℃に於いては１２００ミリボルトのノイズをもたら
すであろう。論理ローに対するＴＴＬの出力レベルは８
００ミリボルトであるから、１２０″Ｃに於いてはＩ’
ｌｆｆ　Ｊ！Ｊに動作するチップも、０℃に於けるＴ１
゛１−ロジンクでは誤りを犯すことがあり得る。高’Ｗ
ｔＩｍｓチップにとっては．ノイズについてのそのよう
な激烈な変化は受入れ難い． 例えば、３　０　Ｍ　Ｈ　ｚを上回るクロック速度にて
動作する高性能のマイクロプロセッサ（μＰ）、マイク
ロコントローラ＜ｔｔｃ　）　．　周辺機器コン１一ロ
ーラに用いるための高速出力バッファの説１汁は，幾つ
かの挑戦的な要求を突き付けて来る．そうした高速バッ
ファの設計に於いて考慮されるべき七要な問題点には、
プロセス、電源、温度、及び負荷の変動にもとすく立上
り／立下り時間及び伝搬遅延の、動作周波数が増大する
につれて滅少ずるような何笠かの無名数への制御が含ま
れる。
＋５６周波数動作の副次的作用としてチｌブの電源ライ
ン及び接地ラインのスイッチングノイズがあり、それら
は、ｖ１能不全を引き起こすと共に、正常な動作を妨害
する何等かの新しい臨界速度経路を作り出す．多層パッ
ケージに於いては、ｉｎＨないし４ＯｎＨに亘る種々の
ビンのリード線インダクタンスが、３０ＭＨｚを上回る
周波数に於いて電源ライン及び接地ラインの上に１．５
Ｖを超えるノイズを発生させることがある．同時にスイ
ッチングする多数の重負荷バッファに起因するこのノイ
ズに対して、出力バッファは多大の貢献をする．ＰＡえ
ば、インテル８０Ｃ４８６μＰは、クロックエッジにて
同時にスイッチングする出力バッファを６４個まで持つ
ことが出来る．このように出力バノファの設計はきわど
いものとなり、スイッチングノイズを減少させるために
＆適化されることを必要とする． １９８８年２月１７日刊、ｔｓｓｃｃ、第８８頁〜第８
９頁の，ガベラ（Ｇａｂｅｒａ）とトンプソン（Ｔｈｏ
ｍｐｓｏｎ）とによる“ＣＭＯＳ３Ａ積回路に於ける接
地反射制御（ＧｒｏｕｎｄＢｏｕｎｃｅ　　Ｃｏｎｔｒ
ｏｌ　　Ｉｎ　　ＣＭＯＳＩｎｔｅｇｒａｔｅｄ　　Ｃ
ｉｒｃｕｉｔｓ）”と題する論文は、出力バッファ内の
直列トランジスタの充電／放電率を制御するオンチップ
プロセス従属制御電圧源について述べている．特に、そ
の第１（ｂ）図には、トライステート可能な電圧制御の
出力バッファが図示されている． し発明の概要］ 高性能ＣＭＯＳ出力バッファのための新しいデザインが
開示される．このデザインは、立上り／立下り時間と伝
播遅延との高度の圧縮を実現するため、プロセス、電源
、温度に関して補償された電流源を使用する．この出力
バッファは、スイッチングノイズを抑制すべく、電流制
０１１１リドライバを用いることによって最適化されて
いる．本発明の出力バッファは、典型的な１ミクロンＣ
ＭＯＳプロセスについての電源、温度、頁荷の全範囲に
亘って、すなわち、４．５〜５．５■のＶｃｃ、−１０
〜１２０℃の温度、１０〜１００ｐＦの負荷の全範囲に
亘って、２．ｌｎｓ〜１１．６ｎｓの範囲の伝播遅延と
４．０ｎｓ以下の立上り時間にて１００［）Ｆ負荷迄を
ＴＴＬレベルへ切り替えることが可能である．これらの
数字は、一組のパワーパッド上にて４個のこの種バ・１
ファが同時に切り替わるようなパッケージ環境を使用し
て得られたものである． ［実施例］ 本発明の出力バッファの簡単なブロック図を第２図に示
す．　１００ＰＦ迄の負荷を駆動するため、４つのステ
ージ、すなわち入力ステージ３１と非重複ステージ３３
とプリドライバステージ３５と出力ステージ３７とを有
するデザインが使用される．伝播遅延を最小限とするた
め、各ステージは、その入力ゲート容量の４倍以下を駆
動する．過渡的なスイ・１チングノイズを減らすため、
各ステージは、それらの入力過渡現象期間中にＰデバイ
ス及びＮデバイスが同時にターンオンすることの無いよ
うに設計される．これら４つのステージへの種々の入力
及び出力について、第３図を参照しつつ以下に説明する
．バイアス発生器３９については、第５図との関連で後
述する。
第３図を参照するに、ＤＩＮは、簡単なインバータを形
成しているトランジスタＭＰ及びＭＮによって構成され
る入力ステージ３１への入力信号である．ＤＩＮは、対
応するバッファのための出力パンド１９上に置かれるべ
き信号ＯＵＴに対応する内部信号である．トランジスタ
Ｍ１〜Ｍ６によって形成されている非重ＩＭステージ３
３は、ノードＰ１及びノートＮｌに、（ＥＮ＝Ｉ−ＩＩ
．／ＥＮ　＝　Ｌ．　０の場合に）第３ａ図に示されて
いるように動作する信号を提（３％ずる．ＥＮ及び／Ｅ
Ｎは、バッファのための１−ライステー）一制ｆ３＄ｌ
ｌｘ　萼である．ＥＮ及び／ＥＮは、この出力バッファ
に組込まれてはいない制御ロジックによって発生させら
れる。
出力がＯから■へと変化すべきときには、先ずノードＰ
１がＶｃｃへと充電され、次いでノードＮ１が続く．出
力がｌから０へと変わるときには、先ずノードＮ１がＶ
ｓｓへと放電させられ、次いでノードＰｉが続く．プリ
ドライバステージ３５（トランジスタＭ７〜Ｍ１４）に
ついて述べるならば、そのｐゲー１・はノードＰ１へ結
合されｎゲートはノードＮ１へ結合されており、そうし
たｐデバイスとｎデバイスとが入力信号ＤＩＮの遷移期
間中に同時にターンオンすることは無い．従って、Ｖｃ
ｃとＶｓｓとの間に直接の電流経路は出来ない．こうし
た非重複は、プリドライバステージのゲート容量に対し
てトランジスタＭ３及びＭ４の特性を合わせることによ
り制御される．ＥＮ信号及び／ＥＮ信号がＰ１をＶｃｃ
としＮｌを■ＳＳとするので、プリドライバステージの
ｐゲートとｎゲートとがターンオフし、出力がトライス
デーｌ一状態となる（ＥＮ＝ＬＯ、／ＥＮ＝Ｈ　Ｉ　）
。
出力トランジスタＩＬＬ５のためのプリドライバは、ト
ランジスタＭ７、Ｍ８、Ｍ９、ＭＩＯからなる電流制御
ステージをｍ戒しており、また、出力トランジスタＭＬ
６のためのプリドライバは、トランジスタＭ１１．Ｍ１
２、Ｍ１３、Ｍ１４からなる電流制御ステージを構成し
ている．これらのブリドライバは、バイアス発生器３９
によって作られる２つのバイアス電圧、すなわち、ｎプ
リドライバ用のＮＲＥＦとｐプリドライバ用のＰｆｌＥ
Ｆとにより制御されるそれらの重流を反転する機能を果
たす．ノードＰｉがローとなったとき、トランジスタＭ
７がノードＰ２をＶＣＣへと充電し、それにより、トラ
ンジスタ１５を速やかにターンオフさせる．しかし、そ
のゲートーソース間電圧Ｎｌ’｛ＥＦによってトランジ
スタＭ９内に生ずる定′：ｃｈ流のおかげで、トランジ
スタＭ１５はゆっくりとターンオンする．第２ステージ
はブリドライバをトライステートとしノードＰ２をフロ
ーティングさせるに過ぎないのでトランジスタＭＩＯが
必要であり、トランジスタＭ１０は、トライステート期
間中（／ＥＮ＝ＬＯ）にトランジスタＭ１５をターンオ
フさせるために使用される．同様のことが，出力ｎトラ
ンジスタＭ１６と、｝ヘランジスタＭａ１、Ｍ１２、Ｍ
１３、Ｍ１４にて横成されるＭＬ６川プリドライバにも
当てはまる．第３ａ図に示されている種々のノードのタ
イミング波形を検討すれば、トランジスタＭ１５とトラ
ンジスタＭ１６とがその遷移領域に於いて同時にターン
オンすることは決して無いことが分かる．ＮＲＥＦとＰ
ＲＥＦとを制御することにより、出力充電率と出力放電
率と〈言い換えれば、立上り／立下り時間およびトラン
ジスタＭ１５、Ｍ１６のｄ　ｉ　／　ｄ　ｔ　）を独立
に制御することが出来る．これらの特徴を有しているの
で、このバッファデザインは、異なる負荷要求及び立上
り／立下り遅延時間のような多様なスイッチングパラメ
ータに対して基準化することが可能である． スイッチングノイズを減らすため、出力ステージのデバ
イスすなわちＭ１５及びＭ１６は、入力ステージ３１と
非重複ステージ３３とプリドライバステージ３５の一部
との為のＶｃｃ及びＶｓｓからではなく、別個のＶｃｃ
及びＶＳＳすなわちＰａｄＶｃｃとＰａｄＶｓｓとから
電力を受取る。
トランジスタＭ７及びＭ１３は、かなりのスイッチング
ノイズを発生させる。ところで、トランジスタＭ７及び
Ｍ１３は出力ステージのデバイスＭ１５及びＭ１６とは
逆の方向に切り替わるので、デバイスＭｌＯ，Ｍ７、及
びＭ１５をＰ　ａ　ｄ　Ｖ　（Ｃへ接続し、デバイスＭ
　ｌ．　３、ＭＬ４、及びＭｌ６をＰａｄＶｓｓへと接
続することによって、ＰａｄＶｃｃを流れる総スイッチ
ング電流とＰａｄＶＳＳを流れる総スイッチング電流と
を減少させることか出来る。トランジスタＭ１７は、ロ
ーパスフィルタとして働くことによって、Ｐ　Ｒ　Ｅ　
Ｆバイアスラインに於けるスイッチングノイズを減少さ
せるために貢献ずる。低抗器Ｒは、スイッチングノイズ
の制御だけでなく、Ｖｃｃ及びＶＳＳの固定値の．１−
に乗る出力電圧のオーバシュートとアンダシュ−１−と
の制御に於いても重要な没別を演ずる。第４図は、信号
リードのインダクタンスとバワーリードのインダクタン
スとをイｆする出力バソファのための、代表的なパッケ
ージ及びボード環境を示している。
本発明の出力バッファは、代表的ＣＭＯＳプロセスに於
けるデバイススケーリングを用いて、５０ｐＦ及び１　
００ｐＦの′Ｉ″Ｔｌ−ドライブ容址デザインとして具
体１ヒされる。
ＡＣスイッチング特性は、プリドライバステージ３５の
バイアスｒ，ｆ−流Ｎ　Ｒ　ＩＥ　Ｆ及びＰＲＥＦによ
って、プロセス、電源、及び温度（ＰＳＴ）の変動を克
服して制御され得る．プロセスが低速コーナーへと移動
するか、もしくは（出力デバイスを減速させつつ〉温度
が上昇するか又は供給電圧が減少したときに、もし、ブ
リドライバ内のバイアス電流が減少するならば、出力バ
ッファのスイッチングパラメータｔ．ｒ（立上り時間）
，ｔｆ（立下り時間）、及びｆ；ｐｄ（入力から出力へ
の伝播遅延）のよりよい制御を遂行することが町能とな
る。これらの特性を出力バッファに与えるバイアス回路
網のデザインについて以下に述べる．第５Ｉ２Ｉに詐細
に示されているバイアス発生器３つは、この出力バッフ
ァのプリドライバステージ３５のｎブリドライバとｐブ
リドライバとのバイアス電流を制御するため、２つの信
号、ずなわちＮ　Ｒ　Ｅ　ＦとＰ　Ｒ　Ｅ　Ｆとを提供
する。低速プロセスすなわち高めの温度又は低めのＶｃ
ｃに於いてＮｒ’｛ＥＦ電圧及びｐＲＥｒ；ｚ圧を増大
させることによって、出力バッファのスイッチングパラ
メータが厳しい制限の範囲内に収まるようにずるｌ）の
花望通りの制御効果が得られる． 第５ＵＡに示されているバイアス回路の動作は、先ずト
ランジスタＭＢＩ〜ＭＢ５の動作を解析し次いで電流ミ
ラートランジスタＭ８７〜ＭＢ１２の動作を解析するこ
とによって説明され得る．この説明のため、抵抗器Ｒを
ドレインに直列接続されているトランジスタについて、
そのゲートーソース間℃圧Ｖとドレイン電流ｒとドレイ
ン−ソース間：Ｅ圧Ｖｄｓとの関係が次のように定義さ
れる．Ｖ＝ＩＸＲ＋Ｖｄ３ Ｖ＜Ｖｔ．ならば、■−０　　　、遮＠領域Ｖ−Ｖｔ＞
Ｖｄｓならば、Ｉ＝ｂｔ：ＬａＸ（ＶＶｔ．−Ｖｄｓ／
２）Ｖｄｓ　　　：直線領域Ｖｄｓ＞Ｖ−Ｖｔならば、
Ｉ＝０．５Ｘｂｃｌ．ａＸ　（Ｖ−Ｖｔ）Ｘ２　　　　
　　：飽和領ｊ或、二こに５Ｖｔはデバイスの，スレシ
・ヨノレド：な圧、ｂ　ｅ　ｔ　ａは利得である． ■が０を上回って上昇させられるとき、先ず、Ｖ＝Ｖｔ
．迄はトランジスタがその】馴祈頗域にとどまる．この
期間中、ＶｄｓはＶに等しい，次いでこの１〜ランジス
タはその飽和領域に入り、■が二乗法則に従って増加す
るとともにＶｄｓが低下する．最終的にはこのデバイス
はその直線領域に入り、Ｖｄｓの低下に起因して、■の
上昇に対して電流Ｉは殆どフラッｌ・となる． 第５１Ａに於いて，抵抗ＢＲＩ〜Ｒ３を伴っているトラ
ンジスタＭＢＩ〜ＭＢ６は、基準電流発生ステージを形
成している．トランジスタＭＢＩ及び抵抗器Ｒ　Ｉは、
相補的なｐチャネルトランジスタＭＢ２と抵抗器Ｒ２Ａ
．Ｒ２Ｂ、及びＩ’｛２Ｃとに結合されている．デバイ
スのサイズは、高速プロセスコーナーすなわち低い温度
（一１０℃）及び高い供給電圧（５．５Ｖ）のもとてト
ランジスタＭＢＩとトランジスタＭＢ２との双方がそれ
らの直線領域にバイアスされるように選択される．さて
、プロセスと電圧と温度との状況が、１〜ランジスタＭ
ＢＩ及びＭＢ２の電流が減少する方向へと動いているな
らば、これらのデバイスはその直線領域を脱して飽和領
域へと移動し、それらのドレイン　ソース間電圧すなわ
ちＶ　ｄ　ｓ　ｎ及びＶＣ１ｓｐの増大をもたらす．最
高速プロセスコーナーに於ける，すなわち最低温度と最
高供給電圧との状況に於けるｎチャネルスレショルド及
びｐチャネルスレシジルドよりもＶ　ｄ　ｓ　ｎ及びＶ
　ｄ　ｓ　Ｐを低くし、それらをゆっくりとＬ昇させて
ｎデバイス及び『）デバイスの■Ｌを七回らせることに
よって、トランジスタＭ　Ｂ　３〜ＭＢ５により横成さ
れる次のステージに於叶る電流を変化させるために７ー
ドの電圧を使用することが可能となる．トランジスタＭ
ＢＩ及びＭＢ２と抵抗器Ｒｌ及びＲ２　（Ｒ２Ａ．ｒ｛
２Ｂ、及びＲ２Ｃ）との適切な選択は、遅めのプロセス
・電圧　温度コーナー（全てのＭＯＳｈランジスタのト
レイン電ｔ　Ｉ　Ｄが少なめとなることを意味する〉の
ためのノートＫＯに於ける電圧の上Ｆ／．をもたらし、
また、低速プロセスコーナーのもとでのみノードＫ１に
Ｖしｎを超過させる．Ｒ１及びＲ２からなる低抗罰ネ・
ントワークの中のノードＫ４は、プロセスと温度との及
ぼす影響が極めて作かであるような，【１（に爪択され
（供給電圧のみがそれに影”ｌを及ばず）、一方、ノー
ドＫ３は、高速ＰＳＴのもとではｐチャネルデバイスを
ターンオンさせＰＳＴが低連コーナーへと移動したなら
ばゆっくりとターンオフさせるような点に選択される． ノードＫ４は、抵抗器Ｒ３を通ってトランジスタＭＩ３
３に流れる電流を設定するためにｆ史われる．トランジ
スタＭＢ３を流れるこの電流ＩＤ３は、低速Ｐ　Ｓ　Ｔ
のもとでＲ３に対する分路を作る１〜ランジスタＭ　Ｂ
　４によって、大幅に増加させられる．電？Ｒ　Ｉ　Ｉ
）　３は、２つのｐチャネルトランジスタ、すなわちト
ランジスタＭＢ５及びＭＢ６へ振り分けられる．トラン
ジスタＭＢ５のゲートをノード１ク３へ結合し、且つ、
トランジスタＭＢ３を高速ＰＳＴに於いてはオンに保ち
低速ＰＳＴに於いてはオフに保つことにより、ＰＳＴが
高速コーナーから低速コーナーへと移るときにトランジ
スタＭＢ６の電流が更に一層増加させられ得る．トラン
ジスタＭ８７〜ＭＢ９と抵抗器Ｒ４とが、以下に述べる
ようなＮＲＥＦバイアス電圧出力ステージを形戊してい
る．双方のデバイスのＶｇｓとＶｄｓとを同じに保ち且
つチャイ・ルの長さを同じとすることによって、トラン
ジスタＭＢ６のドレイン電流がトランジスタＭ［３７へ
と写される。
トランジスタＩＶｌ７のトレイン電？ＡＣ　Ｉ　Ｄ　７
は、ゲートとドレインとを接続されているトランジスタ
ＭＢ８と抵抗器Ｒ４とからなる直列の組合わせを通って
流れる。低速ｐｓ−ｒコーナーに於けるブリドライバ電
流に一層の増加をもたらすため、トランジスタＭＦ３９
は、低速コーナーに於いてはオフにとどまる一ノｉ、高
速ＰＳＴコーナーに於いては抵抗器１｛４からの全電流
のための分路として使用される。前述したように抵抗器
Ｒ３、言い換えればノードＫ６は、低速Ｐ　Ｓ　Ｔコー
ナーに於いてはトランジスタＭＢ４によってＶｓｓへ短
絡される。
従って、ノードＫ６を１一ランジスタＭＢ９のゲートー
ソース電圧として用いることによって、ＮＲＩＥＦが次
のような特性を持つ． Ｎｔ”ｔＩＥＦ＝Ｖｇｓ８　　（高速ｐ　ｓ　’ｒ−１
−ナーのもとで、ＩＤ８＝ＩＤ７） ＮｆｌＥＦ＝　　（ＶｇＳ８　−ト　ＩＤ７ＸＲ４）　
　　　　（　低速ＰＳＴコーナーのもとで、ｒＤ８＝Ｉ
ｒ）７）ここに、Ｖｇｓ８はトランジスタＭＢ８のゲー
１・　ソース電圧である． そこで、トランジスタＭＢＩＯ及びトランジスタＭＢｌ
２のドレイン電流は、．′：１速ＰＳＴコーナーについ
ては、 ＋Ｄ］０．１ＤＩ２＝ＩＤ６＝ｏ．５ｘＩｏ７であり、
一方、低速ｐｓ”Ｆコーナーに於いては、Ｔ　Ｉ）　１
　０　．　　１　Ｉ．）　１　２　＝　Ｉ　Ｄ　６ト０
．５ＸｂｌＯ×（ＩＤ７ｘＲ４）　２＋（２ｘｂｌＯ）
　ｌ／２ｘ（ＩＤ７ｘＲ．４）”　５ である。ここに、ＩＤ６、ＩＤＩＯ、及びＩＤＩ２はそ
れぞれトランジスタＭＢ６、ＭＢＩＯ、Ｍ１３１２のド
レイン電流であり、ｂｌＯはトランジスタＭＢＩＯのｂ
ｅ　ｔａである． これは，高速ＰＳＴコーナーに於いてはＩＤＩＯ及びＩ
ＤＬ２がＩＤ６と同じである一方、低速１）ＳＴコーナ
ーに於いては二次関数的に増加することを意味している
。
１・ランジスタＭｌ３１２及びＭ　Ｉ３　１．　０のチ
ャ不ｌレ長さと同じチャネル長さを右ずるｐチャネルデ
バイス及びｎヂャネルデバイスへ信号ＰＲＥＦ及び信号
ＮＲＥＦを導くことにより、それらのドレイン電流が出
力バッファのプリドライバステージ３５へ写され得る．
　Ｗｉ突電離の問題点を回避すべくトランジスタＭ　１
３　Ｌ　ＯのＶｄｓを制限ずるために、ソースフォロワ
回路（トランジスタＭＢｌ３及びＭ　１３　１　４　）
がｆ東用される．このようにして、トランジスタＭＩＯ
〜Ｍ１４がＰ　Ｒ　ｒ’：　Ｆバイアス電圧出力ステー
ジを形１＆．する． １一ランジスタＭＰＬ〜Ｍ　Ｐ　／ｌ　ｉよ、バイアス
発生器内の電流の全てをターンオフさせるためのパワー
ダウンモ′−ドのために使用される．外部で作られる信
号／ＰＤＮは正常な動作に於いてはローであり、従って
、トランジスタＭＰ！及びＭＰ２はオンであってノード
ＫＯとノードＫＯＯとの間に短絡回路を提供し、一方、
トランジスタＭＰ３及びＭ　！）　４は非導通である． 温　　　バイアス　少　の　”Ｌ外の応このバイアス発
生器回路は、チップ−１−の他の回路に於いても、ノイ
ズを減らし江つ性能を改：Ｙｆするために好適に使用さ
れ得る。アプリケーションの大部分のものは、極めて高
速で切り佇えられるべきアドレスバス及び／又はデータ
バスを有している。バッファの幾つかの入力に僅かな時
間的ずれを作り出すことによって、全体のスイッチング
ノイズを大幅に減少させることが出来る．高速コーナー
に於いては大幅なずれを１７−え扛つ低速コーナーに於
いてはＹｔ小限度の遅延を与えるＺ．％のラッチが，こ
のバイアス発生器を用いて設計されてよい このバイアス発生器回路の第２の応用は、ＰＳ′ｒコー
ナーのクロック位相間の非重復の制御にある．これは′
．ハ流制御クロス接続ＮＡＮＤゲートを用いてなされて
上く、第６［Ｊに示されているように、このＮＡＮＤゲ
ートの電流を制御するためにＰ代ＩＥＦが！１１用され
る。
このバイアス発生器の第３の用途は、引出し線を接着さ
れていないパッドへバイアス発生器の出力を送ることに
より、プロセス特性のゲージとして使用することである
．かくて、そのパーツが合格であるか否かを決定するた
めに基県電圧の計測をすることが可能となる． 以上、ＡＣスイッチング特性の厳密な制御と改善された
ノイズ特性とを与えるための、Ｐ　Ｓ　Ｔ　ｉ＋ｌ＋慣
用バイアス回路付き電流制御プリドライバを用いた高性
能ＣＭＯＳ出力バッファの設計について説明した．
【図面の簡単な説明】
第１図は従来技術の出力バッファの概略図、第２図は本
発明の出力バッファの様々な機能要素を示すブロック図
、 第３図は本発明の出力バッファの１つの実施例の概略図
、 第３ａ図は本発明の出力バッファ内部の幾つかのノード
に於ける時間と波形との関係を示すタイミングチャート
、 第４図は本発明の出力バッファの為の代表的なパッケー
ジ及びボード環境の概略図、 第５図はバイアス発生３２９の１つの実施！ぶ様の概略
図、 第６図はバイアス発生器２つの代替的沙川法の直略図で
ある。 １　１　ａ　〜Ｉ．　］．　ｃ：＝ＰＭＯｓ　ｔ−ラン
ジスタ、１　３ａ　〜■３ｃ＝−ＮＭＯＳＩ−ランジス
タ、１５、１７・・プリドライバすなわちインハータ、
１８・・白部人力、 １０　・出力パッドすなわち出力ノート，２　１　・・
・電源電Ｙヒ、 ３■・・人ノＪスデージ、 ）３・・・非虫次ステージ、 ３５・・・プリドライバステージ、 ３７・・出力ステージ、 ３つ・・・バイアス発生器

Claims (1)

  1. 【特許請求の範囲】 ＣＭＯＳデバイス用の、プロセス、電源、温度補償型出
    力バッファであって： （ａ）ＣＭＯＳデバイスへの内部データ入力信号を受取
    り且つ反転させるための入力ステージ手段と、 （ｂ）前記反転された入力信号と第１トライステート制
    御信号と第２トライステート制御信号とを受取るための
    、前記入力ステージ手段に結合されている非重複ステー
    ジ手段と、 （ｃ）第１、第２ノードと前記第１、第２トライステー
    ト制御信号とに結合されているプリドライバステージ手
    段と、 （ｄ）第１、第２バイアス電圧を発生させるための、前
    記プリドライバステージ手段に結合されているバイアス
    電圧発生器手段と、 （ｅ）第１、第２出力ノードに結合されている出力ステ
    ージ手段とを具備し： 前記入力信号の値は、０、１、０から１への遷移、１か
    ら０への遷移のうちの１つであり；前記非重複ステージ
    手段は、前記入力信号の値が０から１への遷移であると
    きには前記第１ノードを第１電圧へと充電し次いで前記
    第２ノードを前記第１電圧へと充電し、前記入力電圧の
    値が１から０への遷移であるときには前記第２ノードを
    第２電圧へと放電させ次いで前記第１ノードを前記第２
    電圧へと放電させ： 前記第１電圧は前記第２電圧よりも大きく：前記第１、
    第２トライステート制御信号は、前記第１、第２ノード
    を通って流れる電流を制御し、且つ、対応する前記第１
    、第２出力ノードを提供すべく前記第１、第２出力ノー
    ドに於いて信号を反転させ； 前記第１、第２バイアス電圧は、それぞれ前記第１ノー
    ド、第２ノードを通って流れる前記電流の前記制御を提
    供する為に前記プリドライバステージ手段によって使用
    され： 前記出力ステージ手段は、前記ＣＭＯＳデバイスの出力
    パッド上に置かれるための、前記データ入力信号に対応
    する出力信号を発生させる ようにしたことを特徴とするＣＭＯＳデバイス用出力バ
    ッファ。
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