JPH06103837B2 - トライステ−ト形出力回路 - Google Patents
トライステ−ト形出力回路Info
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- JPH06103837B2 JPH06103837B2 JP60063812A JP6381285A JPH06103837B2 JP H06103837 B2 JPH06103837 B2 JP H06103837B2 JP 60063812 A JP60063812 A JP 60063812A JP 6381285 A JP6381285 A JP 6381285A JP H06103837 B2 JPH06103837 B2 JP H06103837B2
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、特に小型で大きな電流容量を有するトライ
ステート形出力回路に関する。
ステート形出力回路に関する。
［発明の技術的背景とその問題点］ 近年の半導体技術の発展により、集積回路の集積度が上
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ないCMOS回路
を用いて集積回路を構成して、消費電力の低減を図って
いる。
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ないCMOS回路
を用いて集積回路を構成して、消費電力の低減を図って
いる。
第５図は、CMOS回路で構成されたトライステートバッフ
ァ回路の一従来例を示す回路図である。同図において、
１は入力信号及びトライステート信号Ｔ、トライステー
ト反転信号に基づいてスイッチング信号（Ａ），
（Ｂ）を発生するスイッチング部である。スイッチング
部１は並列に接続されたＰチャンネルMOS型トランジス
タ（以下「PMOS」と呼ぶ。）９及び11と、並列に接続さ
れたＮチャンネルMOS型トランジスタ（以下「NMOS」と
呼ぶ。）13及びPMOS15と、並列に接続されたNMOS17及び
19により構成されている。そして、並列接続されたPMOS
9及び11のソース端子は電圧源VCCに接続され、並列接続
されたNMOS17及び19のソース端子はグランドに接続され
ており、前述したそれぞれ並列接続されているトランジ
スタは直列に接続されている。また、PMOS11及びNMOS17
のゲート端子は緩衝しようとする信号が入力される入力
端子INに接続され、PMOS15およびNMOS19のゲート端子は
トライステート信号Ｔが入力されるトライステート端子
Ｔに接続されており、PMOS9及びNMOS13のゲート端子
は、トライステート信号の反転されたトライステート反
転信号が入力されるトライステート反転端子に接続
されている。
ァ回路の一従来例を示す回路図である。同図において、
１は入力信号及びトライステート信号Ｔ、トライステー
ト反転信号に基づいてスイッチング信号（Ａ），
（Ｂ）を発生するスイッチング部である。スイッチング
部１は並列に接続されたＰチャンネルMOS型トランジス
タ（以下「PMOS」と呼ぶ。）９及び11と、並列に接続さ
れたＮチャンネルMOS型トランジスタ（以下「NMOS」と
呼ぶ。）13及びPMOS15と、並列に接続されたNMOS17及び
19により構成されている。そして、並列接続されたPMOS
9及び11のソース端子は電圧源VCCに接続され、並列接続
されたNMOS17及び19のソース端子はグランドに接続され
ており、前述したそれぞれ並列接続されているトランジ
スタは直列に接続されている。また、PMOS11及びNMOS17
のゲート端子は緩衝しようとする信号が入力される入力
端子INに接続され、PMOS15およびNMOS19のゲート端子は
トライステート信号Ｔが入力されるトライステート端子
Ｔに接続されており、PMOS9及びNMOS13のゲート端子
は、トライステート信号の反転されたトライステート反
転信号が入力されるトライステート反転端子に接続
されている。
55はトライステートバッファ回路の出力部であり、スイ
ッチング信号（Ａ）により電圧源VCCから出力端子OUTに
電流を流し出すPMOS51及びスイッチング信号（Ｂ）によ
り出力端子OUTからグランドへ電流を流し込むNMOS53に
より構成されている。PMOS51のソース端子は電圧源VCC
に接続され、ドレイン端子は出力端子OUTに接続されて
おり、ゲート端子には並列接続されたPMOS9及び11のド
レイン端子が接続されており、スイッチング部１の発生
するスイッチング信号（Ａ）が供給される。また、NMOS
53のソース端子はグランドに接続され、ドレイン端子は
出力端子OUTに接続されており、ゲート端子には並列接
続されたNMOS17及び19のドレイン端子が接続されてお
り、スイッチング部１の発生するスイッチング信号
（Ｂ）が供給される。
ッチング信号（Ａ）により電圧源VCCから出力端子OUTに
電流を流し出すPMOS51及びスイッチング信号（Ｂ）によ
り出力端子OUTからグランドへ電流を流し込むNMOS53に
より構成されている。PMOS51のソース端子は電圧源VCC
に接続され、ドレイン端子は出力端子OUTに接続されて
おり、ゲート端子には並列接続されたPMOS9及び11のド
レイン端子が接続されており、スイッチング部１の発生
するスイッチング信号（Ａ）が供給される。また、NMOS
53のソース端子はグランドに接続され、ドレイン端子は
出力端子OUTに接続されており、ゲート端子には並列接
続されたNMOS17及び19のドレイン端子が接続されてお
り、スイッチング部１の発生するスイッチング信号
（Ｂ）が供給される。
このような構成のバッファ回路において、トライステー
ト信号Ｔがハイレベル（以下「“H"レベル」と記述す
る。）にあり、トライステート反転信号がロウレベル
（以下「“L"レベル」と記述する。）にある場合には、
入力信号のレベルに依存することなく、即ち、入力信号
のレベルが“H"レベルまたは“L"レベルにあっても、PM
OS9はオン状態、NMOS13はオフ状態となり、また、PMOS1
5はオフ状態、NMOS19はオン状態となり、スイッチング
信号（Ａ）は“H"レベル、スイッチング信号（Ｂ）は
“L"レベルとなる。そして、出力部55のPMOS51及びNMOS
53はともにオフ状態となり、出力端子OUTはハイインピ
ーダンス（HZ）状態となる。また、トライステート信号
Ｔが“L"レベル、トライステート反転信号が“H"レベ
ルにある場合においては、PMOS9はオフ状態、NMOS13は
オン状態、PMOS15はオン状態、NMOS19はオフ状態とな
り、さらに入力信号が“L"レベルの時には、PMOS11はオ
ン状態、NMOS17はオフ状態となり、スイッチング信号
（Ａ）及び（Ｂ）がともに“H"レベルとなることによ
り、PMOS51はオフ状態、NMOS53はオン状態となり電流が
出力端子OUTに接続される例えば負荷容量からNMOS53を
介してグランドに流れ込み、出力端子OUTは“L"レベル
となる。また、入力信号が“H"レベルの時には、PMOS11
はオフ状態、NMOS17はオン状態となり、スイッチング信
号（Ａ）及び（Ｂ）がともに“L"レベルとなることによ
り、PMOS51はオン状態、NMOS53はオフ状態となり、電流
が電圧源VCCからPMOS51を介して出力端子OUTに接続され
る例えば負荷容量に流れ込み出力端子OUTは“H"レベル
となる。即ち、通常のバッファ回路として機能すること
になる。
ト信号Ｔがハイレベル（以下「“H"レベル」と記述す
る。）にあり、トライステート反転信号がロウレベル
（以下「“L"レベル」と記述する。）にある場合には、
入力信号のレベルに依存することなく、即ち、入力信号
のレベルが“H"レベルまたは“L"レベルにあっても、PM
OS9はオン状態、NMOS13はオフ状態となり、また、PMOS1
5はオフ状態、NMOS19はオン状態となり、スイッチング
信号（Ａ）は“H"レベル、スイッチング信号（Ｂ）は
“L"レベルとなる。そして、出力部55のPMOS51及びNMOS
53はともにオフ状態となり、出力端子OUTはハイインピ
ーダンス（HZ）状態となる。また、トライステート信号
Ｔが“L"レベル、トライステート反転信号が“H"レベ
ルにある場合においては、PMOS9はオフ状態、NMOS13は
オン状態、PMOS15はオン状態、NMOS19はオフ状態とな
り、さらに入力信号が“L"レベルの時には、PMOS11はオ
ン状態、NMOS17はオフ状態となり、スイッチング信号
（Ａ）及び（Ｂ）がともに“H"レベルとなることによ
り、PMOS51はオフ状態、NMOS53はオン状態となり電流が
出力端子OUTに接続される例えば負荷容量からNMOS53を
介してグランドに流れ込み、出力端子OUTは“L"レベル
となる。また、入力信号が“H"レベルの時には、PMOS11
はオフ状態、NMOS17はオン状態となり、スイッチング信
号（Ａ）及び（Ｂ）がともに“L"レベルとなることによ
り、PMOS51はオン状態、NMOS53はオフ状態となり、電流
が電圧源VCCからPMOS51を介して出力端子OUTに接続され
る例えば負荷容量に流れ込み出力端子OUTは“H"レベル
となる。即ち、通常のバッファ回路として機能すること
になる。
しかるに、上記構成におけるトライステートバッファ回
路においては、表１に示すような論理動作を行なうこと
になる。
路においては、表１に示すような論理動作を行なうこと
になる。
ところで、上記のような構成におけるバッファ回路を例
えばデータバスラインのラインドライバーに用いて大き
な負荷を駆動するためには、出力段のMOS型トランジス
タの電流駆動能力を駆動する負荷に応じて大きくする必
要がある。しかしながら、MOS型トランジスタの電流駆
動能力は通常小さいために、トランジスタのゲート幅を
大きくすることにより電流駆動能力を大きくしているの
が現状である。具体的には、例えば出力部55のPMOS51が
電圧源VCCから出力端子OUTへ流し出す電流を55mA（出力
電圧2.8V時）程度とするためには、PMOS51のゲート面積
を500μm2程度とする必要があり、また、NMOS53が出力
端子OUTからグランドへ流し込む電流を30mA（出力電圧
1.0V時）程度とするためには、NMOS53のゲート面積を25
0μm2程度とする必要がある。したがって、電流駆動能
力を大きくするためには、他の回路素子の占有面積に比
べて出力段のトランジスタの占有面積をかなり大きくす
る必要があり、その結果として、トライステートバッフ
ァ回路をI.C化するにあたり集積度を上げる上で障害と
なっていた。
えばデータバスラインのラインドライバーに用いて大き
な負荷を駆動するためには、出力段のMOS型トランジス
タの電流駆動能力を駆動する負荷に応じて大きくする必
要がある。しかしながら、MOS型トランジスタの電流駆
動能力は通常小さいために、トランジスタのゲート幅を
大きくすることにより電流駆動能力を大きくしているの
が現状である。具体的には、例えば出力部55のPMOS51が
電圧源VCCから出力端子OUTへ流し出す電流を55mA（出力
電圧2.8V時）程度とするためには、PMOS51のゲート面積
を500μm2程度とする必要があり、また、NMOS53が出力
端子OUTからグランドへ流し込む電流を30mA（出力電圧
1.0V時）程度とするためには、NMOS53のゲート面積を25
0μm2程度とする必要がある。したがって、電流駆動能
力を大きくするためには、他の回路素子の占有面積に比
べて出力段のトランジスタの占有面積をかなり大きくす
る必要があり、その結果として、トライステートバッフ
ァ回路をI.C化するにあたり集積度を上げる上で障害と
なっていた。
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、小型な構成で大きな電流駆動能力を有
し、かつ比較的低消費電力で高速なスイッチング動作を
達成し得るトライステート形出力回路を提供することに
ある。
するところは、小型な構成で大きな電流駆動能力を有
し、かつ比較的低消費電力で高速なスイッチング動作を
達成し得るトライステート形出力回路を提供することに
ある。
［発明の概要］ 上記目的を達成するために、この発明は、高位電圧源と
低位電圧源との間に直列に接続されて直列接続点が出力
端子に接続された第１及び第２のバイポーラトランジス
タと、FET（電界効果トランジスタ）により構成され、
入力信号とトライステート信号を受けて、第１のスイッ
チング信号と第２のスイッチング信号を生成するスイッ
チング部と、FETにより構成され、前記第１のスイッチ
ング信号を受けて、前記第１のバイポーラトランジスタ
を駆動制御する駆動部と、前記出力端子と前記第２のバ
イポーラトランジスタのベース端子との間に接続され、
前記第２のスイッチング信号を受けて、前記出力端子を
ロウレベル状態に駆動するべく前記出力端子から前記第
２のバイポーラトランジスタのベース端子に電流を供給
して前記第２のバイポーラトランジスタを導通状態に駆
動する第１のFETと、前記第２のバイポーラトランジス
タのベース端子と低位電圧源との間に接続され、前記駆
動部の出力を受けて、前記出力端子をハイレベル状態に
駆動するべく前記第２のバイポーラトランジスタを非導
通状態に駆動する第２のFETと、前記第２のバイポーラ
トランジスタのベース端子と低位電圧源との間に接続さ
れ、前記トライステート信号を受けて、前記出力端子を
ハイインピーダンス状態に駆動するべく前記第２のバイ
ポーラトランジスタを非導通状態に駆動する第３のFET
とからなる選択部とを有することを要旨とする。
低位電圧源との間に直列に接続されて直列接続点が出力
端子に接続された第１及び第２のバイポーラトランジス
タと、FET（電界効果トランジスタ）により構成され、
入力信号とトライステート信号を受けて、第１のスイッ
チング信号と第２のスイッチング信号を生成するスイッ
チング部と、FETにより構成され、前記第１のスイッチ
ング信号を受けて、前記第１のバイポーラトランジスタ
を駆動制御する駆動部と、前記出力端子と前記第２のバ
イポーラトランジスタのベース端子との間に接続され、
前記第２のスイッチング信号を受けて、前記出力端子を
ロウレベル状態に駆動するべく前記出力端子から前記第
２のバイポーラトランジスタのベース端子に電流を供給
して前記第２のバイポーラトランジスタを導通状態に駆
動する第１のFETと、前記第２のバイポーラトランジス
タのベース端子と低位電圧源との間に接続され、前記駆
動部の出力を受けて、前記出力端子をハイレベル状態に
駆動するべく前記第２のバイポーラトランジスタを非導
通状態に駆動する第２のFETと、前記第２のバイポーラ
トランジスタのベース端子と低位電圧源との間に接続さ
れ、前記トライステート信号を受けて、前記出力端子を
ハイインピーダンス状態に駆動するべく前記第２のバイ
ポーラトランジスタを非導通状態に駆動する第３のFET
とからなる選択部とを有することを要旨とする。
［発明の効果］ この発明によれば、トーテムポール形に接続されて非飽
和状態で駆動制御されるバイポーラトランジスタにより
出力段を構成し、それぞれのバイポーラトランジスタを
FETからなる回路によって駆動制御するようにしたの
で、構成を小型化できるとともに、比較的低消費電力で
高負荷に対しても高速なスイッチング動作を達成するこ
とができる。
和状態で駆動制御されるバイポーラトランジスタにより
出力段を構成し、それぞれのバイポーラトランジスタを
FETからなる回路によって駆動制御するようにしたの
で、構成を小型化できるとともに、比較的低消費電力で
高負荷に対しても高速なスイッチング動作を達成するこ
とができる。
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係るトライステートバッ
ファ回路を示す回路図である。同図において、１はスイ
ッチング部であり、第４図のそれと同一である。３は駆
動部、５は選択部であり、７は出力部である。
ファ回路を示す回路図である。同図において、１はスイ
ッチング部であり、第４図のそれと同一である。３は駆
動部、５は選択部であり、７は出力部である。
駆動部３は、ＰチャンネルMOS型トランジスタ（以下「P
MOS」と呼ぶ。）21と、ＮチャンネルMOS型トランジスタ
（以下「NMOS」と呼ぶ。）23とを有するインバータ回路
で構成されており、PMOS21のソース端子は電圧源VCCに
接続され、NMOS23のソース端子はグランドに接続されて
おり、PMOS21及びNMOS23のドレイン端子はそれぞれ接続
され、ゲート端子にはスイッチング部１のPMOS9,11のド
レイン端子が接続されており、スイッチング部１の発生
するスイッチング信号（Ａ）が供給され、PMOS21及びNM
OS23のドレイン端子から駆動信号（Ｃ）が出力される。
MOS」と呼ぶ。）21と、ＮチャンネルMOS型トランジスタ
（以下「NMOS」と呼ぶ。）23とを有するインバータ回路
で構成されており、PMOS21のソース端子は電圧源VCCに
接続され、NMOS23のソース端子はグランドに接続されて
おり、PMOS21及びNMOS23のドレイン端子はそれぞれ接続
され、ゲート端子にはスイッチング部１のPMOS9,11のド
レイン端子が接続されており、スイッチング部１の発生
するスイッチング信号（Ａ）が供給され、PMOS21及びNM
OS23のドレイン端子から駆動信号（Ｃ）が出力される。
選択部５は、ドレイン端子がそれぞれ接続され、それぞ
れのソース端子がグランドに接続されることにより並列
接続されたNMOS27,29と、この並列接続されたNMOS27,29
のドレイン端子にソース端子が接続され、ドレイン端子
がトライステートバッファ回路の出力端子OUTに接続さ
れたNMOS25とにより構成されている。そして、NMOS25の
ゲート端子にはスイッチング部１のNMOS17,19のドレイ
ン端子が接続され、スイッチング部１の発生するスイッ
チング信号（Ｂ）が供給されている。また、NMOS27のゲ
ート端子にはトライステート端子Ｔが接続され、トライ
ステート信号Ｔが供給され、NMOS29のゲート端子には駆
動部３のPMOS21及びNMOS23のドレイン端子が接続され、
駆動信号（Ｃ）が供給されている。
れのソース端子がグランドに接続されることにより並列
接続されたNMOS27,29と、この並列接続されたNMOS27,29
のドレイン端子にソース端子が接続され、ドレイン端子
がトライステートバッファ回路の出力端子OUTに接続さ
れたNMOS25とにより構成されている。そして、NMOS25の
ゲート端子にはスイッチング部１のNMOS17,19のドレイ
ン端子が接続され、スイッチング部１の発生するスイッ
チング信号（Ｂ）が供給されている。また、NMOS27のゲ
ート端子にはトライステート端子Ｔが接続され、トライ
ステート信号Ｔが供給され、NMOS29のゲート端子には駆
動部３のPMOS21及びNMOS23のドレイン端子が接続され、
駆動信号（Ｃ）が供給されている。
出力部７は所謂トーテムポール形に接続されたNPNバイ
ポーラトランジスタ31,33（以下31を「第１のNPN」と呼
び、33を「第２のNPN」と呼ぶ。）により構成されてい
る。第１のNPN31のコレクタ端子は電圧源VCCに接続さ
れ、エミッタ端子は出力端子OUTに接続され、ベース端
子は駆動部３のPMOS21及びNMOS23のドレイン端子に接続
されており、駆動信号（Ｃ）が供給されている。また、
第２のNPN33のコレクタ端子は出力端子OUTに接続され、
エミッタ端子は、グランドに接続され、ベース端子は選
択部５のNMOS27,29のドレイン端子に接続されている。
ポーラトランジスタ31,33（以下31を「第１のNPN」と呼
び、33を「第２のNPN」と呼ぶ。）により構成されてい
る。第１のNPN31のコレクタ端子は電圧源VCCに接続さ
れ、エミッタ端子は出力端子OUTに接続され、ベース端
子は駆動部３のPMOS21及びNMOS23のドレイン端子に接続
されており、駆動信号（Ｃ）が供給されている。また、
第２のNPN33のコレクタ端子は出力端子OUTに接続され、
エミッタ端子は、グランドに接続され、ベース端子は選
択部５のNMOS27,29のドレイン端子に接続されている。
次に、この実施例の作用を説明する。
まず、トライステート信号Ｔが“L"レベル、トライステ
ート信号が反転されたトライステート反転信号が“H"
レベの場合において、入力信号が“L"レベルの時には、
前述した如く、スイッチング部１の発生するスイッチン
グ信号（Ａ）及び（Ｂ）はともに“H"レベルとなり、ス
イッチング信号（Ａ）が駆動部３のインバータ回路によ
り、反転されて“L"レベルの駆動信号（Ｃ）として出力
部７の第１のNPN31のベース端子及び選択部５のNMOS29
のゲート端子に供給され、両者はともにオフ状態とな
る。さらに、NMOS25はオン状態、NMOS27はオフ状態とな
り、電流が出力端子OUTに接続される例えば負荷容量か
らNMOS25を介して第２のNPN33のベース端子に流れ込
み、第２のNPN33がオン状態となり、出力端子OUTに接続
される前記負荷容量からグランドに電流が流れ込み出力
端子OUTは“L"レベルとなる。
ート信号が反転されたトライステート反転信号が“H"
レベの場合において、入力信号が“L"レベルの時には、
前述した如く、スイッチング部１の発生するスイッチン
グ信号（Ａ）及び（Ｂ）はともに“H"レベルとなり、ス
イッチング信号（Ａ）が駆動部３のインバータ回路によ
り、反転されて“L"レベルの駆動信号（Ｃ）として出力
部７の第１のNPN31のベース端子及び選択部５のNMOS29
のゲート端子に供給され、両者はともにオフ状態とな
る。さらに、NMOS25はオン状態、NMOS27はオフ状態とな
り、電流が出力端子OUTに接続される例えば負荷容量か
らNMOS25を介して第２のNPN33のベース端子に流れ込
み、第２のNPN33がオン状態となり、出力端子OUTに接続
される前記負荷容量からグランドに電流が流れ込み出力
端子OUTは“L"レベルとなる。
この時に、第２のNPN33はコレクタ端子とベース端子間
がNMOS25を介して接続されるため、コレクタ端子すなわ
ち出力端子OUTとベース端子が順方向にバイアスされる
ことはない。これにより、第２のNPN33は飽和状態とな
ることはなく、常に非飽和状態においてスイッチング動
作することになる。したがって、第２のNPN33のスイッ
チング動作が高速となり、出力回路全体としてのスイッ
チング動作を高速に行なうことが可能となる。
がNMOS25を介して接続されるため、コレクタ端子すなわ
ち出力端子OUTとベース端子が順方向にバイアスされる
ことはない。これにより、第２のNPN33は飽和状態とな
ることはなく、常に非飽和状態においてスイッチング動
作することになる。したがって、第２のNPN33のスイッ
チング動作が高速となり、出力回路全体としてのスイッ
チング動作を高速に行なうことが可能となる。
一方、入力信号が“H"レベルの時には、前述した如く、
スイッチング部１の発生するスイッチング信号（Ａ）及
び（Ｂ）がともに“L"レベルとなるために、スイッチン
グ信号（Ａ）が駆動部３のインバータ回路により反転さ
れて“H"レベルの駆動信号（Ｃ）として出力部７の第１
のNPN31のベース端子及び選択部５のNPN29のゲート端子
に供給されて、両者はともにオン状態となる。さらに、
NMOS25はオフ状態、NMOS29はオン状態となり、第２のNP
N33のベース端子は“L"レベルとなり、第２のNPN33がオ
フ状態となる。そして、電流が電圧源VCCから第１のNPN
31を介して出力端子OUTに接続される例えば負荷容量に
流れ込み、出力端子OUTは“H"レベルとなる。
スイッチング部１の発生するスイッチング信号（Ａ）及
び（Ｂ）がともに“L"レベルとなるために、スイッチン
グ信号（Ａ）が駆動部３のインバータ回路により反転さ
れて“H"レベルの駆動信号（Ｃ）として出力部７の第１
のNPN31のベース端子及び選択部５のNPN29のゲート端子
に供給されて、両者はともにオン状態となる。さらに、
NMOS25はオフ状態、NMOS29はオン状態となり、第２のNP
N33のベース端子は“L"レベルとなり、第２のNPN33がオ
フ状態となる。そして、電流が電圧源VCCから第１のNPN
31を介して出力端子OUTに接続される例えば負荷容量に
流れ込み、出力端子OUTは“H"レベルとなる。
また、トライステート信号Ｔが“H"レベル、トライステ
ート反転信号が“L"レベルの場合においては、入力信
号のレベルに依存することなく、即ち、入力信号が“L"
レベルまたは“H"レベルにあっても、前述した如く、ス
イッチング部１の発生するスイッチング信号（Ａ）は
“H"レベル、スイッチング信号（Ｂ）は“L"レベルとな
る。そして、駆動部３の発生する駆動信号（Ｃ）は“L"
レベルとなり、第１のNPN31のベースは“L"レベルとな
る。また、選択部５のNMOS25及びNMOS29は、オフ状態、
NMOS27はオン状態となるために、第２のNPNのベースは
“L"レベルとなり、出力部７の第１及び第２のNPN31,33
はともにオフ状態となり、出力端子OUTはハイインピー
ダンス（HZ）状態となる。
ート反転信号が“L"レベルの場合においては、入力信
号のレベルに依存することなく、即ち、入力信号が“L"
レベルまたは“H"レベルにあっても、前述した如く、ス
イッチング部１の発生するスイッチング信号（Ａ）は
“H"レベル、スイッチング信号（Ｂ）は“L"レベルとな
る。そして、駆動部３の発生する駆動信号（Ｃ）は“L"
レベルとなり、第１のNPN31のベースは“L"レベルとな
る。また、選択部５のNMOS25及びNMOS29は、オフ状態、
NMOS27はオン状態となるために、第２のNPNのベースは
“L"レベルとなり、出力部７の第１及び第２のNPN31,33
はともにオフ状態となり、出力端子OUTはハイインピー
ダンス（HZ）状態となる。
即ち、上記構成におけるトライステートバッファ回路は
表２に示す如く、トライステート信号Ｔが“H"レベル、
トライステート反転信号が“L"レベルの場合には、出
力はハイインピーダンス状態となり、トライステート信
号が“L"レベル、トライステート反転信号Ｔが“H"レ
ベルの場合には、通常のバッファ回路として動作するこ
とになる。
表２に示す如く、トライステート信号Ｔが“H"レベル、
トライステート反転信号が“L"レベルの場合には、出
力はハイインピーダンス状態となり、トライステート信
号が“L"レベル、トライステート反転信号Ｔが“H"レ
ベルの場合には、通常のバッファ回路として動作するこ
とになる。
そして、例えば150μm2程度のエミッタ面積のNPNバイポ
ーラトランジスタを出力部７に用いた場合には、出力部
７の電流の流し出し量は105mA（出力電圧2.8V）程度と
なり、また電流の流し込み量は54mA（出力電圧1.0V）程
度の値を得ることができる。さらに、第２図のシュミレ
ーション結果に示すように、入力信号の立ち上り時にお
いて、入力信号の50％のレベルから出力信号が50％のレ
ベルに達するまでの遅延時間は1.8nsとなり、また、入
力信号の立ち下り時において、入力信号の50％のレベル
から出力信号が50％のレベルに達するまでの遅延時間は
3.0nsとなる。
ーラトランジスタを出力部７に用いた場合には、出力部
７の電流の流し出し量は105mA（出力電圧2.8V）程度と
なり、また電流の流し込み量は54mA（出力電圧1.0V）程
度の値を得ることができる。さらに、第２図のシュミレ
ーション結果に示すように、入力信号の立ち上り時にお
いて、入力信号の50％のレベルから出力信号が50％のレ
ベルに達するまでの遅延時間は1.8nsとなり、また、入
力信号の立ち下り時において、入力信号の50％のレベル
から出力信号が50％のレベルに達するまでの遅延時間は
3.0nsとなる。
したがって、上記構成におけるトライステートバッファ
回路においては、出力部を構成するトランジスタの占有
面積を小さくすることができるとともに、電流駆動能力
を大幅に向上することができる。
回路においては、出力部を構成するトランジスタの占有
面積を小さくすることができるとともに、電流駆動能力
を大幅に向上することができる。
また、駆動部３と選択部５への動作指令を、駆動部３及
び選択部５に対して共通のスイッチング部１から与える
ようにしているので、回路構成を小型化することが可能
となる。
び選択部５に対して共通のスイッチング部１から与える
ようにしているので、回路構成を小型化することが可能
となる。
さらに、出力部７を除く他の構成を相補型のMOSFET（電
界効果トランジスタ）で構成したので、低消費電力で高
速なスイッチング動作が可能となる。
界効果トランジスタ）で構成したので、低消費電力で高
速なスイッチング動作が可能となる。
第３図は、この発明の他の実施例に係るトライステート
２入力アンド回路を示す回路図である。その特徴として
は、前記第１図に示したトライステートバッファ回路に
対して、スイッチング部１のPMOS11にPMOS35を並列接続
して、さらにNMOS17にNMOS37を直列に接続して、PMOS35
及びNMOS37のゲート端子をともに入力端子IN2にに接続
して、PMOS11及びNMOS17のゲート端子をともに入力端子
IN1に接続してスイッチング部１′を構成したことにあ
り、他の構成は第１図に示したものと同じであり、第１
図と同符号のものは同一物を示し、その説明は省略す
る。
２入力アンド回路を示す回路図である。その特徴として
は、前記第１図に示したトライステートバッファ回路に
対して、スイッチング部１のPMOS11にPMOS35を並列接続
して、さらにNMOS17にNMOS37を直列に接続して、PMOS35
及びNMOS37のゲート端子をともに入力端子IN2にに接続
して、PMOS11及びNMOS17のゲート端子をともに入力端子
IN1に接続してスイッチング部１′を構成したことにあ
り、他の構成は第１図に示したものと同じであり、第１
図と同符号のものは同一物を示し、その説明は省略す
る。
このような構成におけるトライステート２入力アンド回
路においては、表３に示すような論理動作を行なうこと
になる。まず、トライステート信号Ｔが“L"レベル、ト
ライステート反転信号が“H"レベルの場合において、
２つの入力信号がともに“H"レベルの時には、スイッチ
ング部１′の発生するスイッチング信号（Ａ）及び
（Ｂ）はともに“L"レベルとなり、前述した如く、出力
端子OUTは“H"レベルとなる。また、２つの入力信号の
どちらかが“L"レベルの時には、スイッチング信号
（Ａ）及び（Ｂ）はともに“H"レベルとなり、前述した
如く、出力端子OUTは“L"レベルとなる。即ち、トライ
ステート信号Ｔが“L"レベル、トライステート反転信号
が“H"レベルの場合には、通常の２入力アンド回路と
して動作することになる。また、トライステート信号Ｔ
が“H"レベル、トライステート反転信号が“L"レベル
の場合においては、２つの入力信号に依存することな
く、スイッチング信号（Ａ）は“H"レベル、スイッチン
グ信号（Ｂ）は“L"レベルとなり、前述した如く、出力
端子OUTはハイインピーダンス状態となる。
路においては、表３に示すような論理動作を行なうこと
になる。まず、トライステート信号Ｔが“L"レベル、ト
ライステート反転信号が“H"レベルの場合において、
２つの入力信号がともに“H"レベルの時には、スイッチ
ング部１′の発生するスイッチング信号（Ａ）及び
（Ｂ）はともに“L"レベルとなり、前述した如く、出力
端子OUTは“H"レベルとなる。また、２つの入力信号の
どちらかが“L"レベルの時には、スイッチング信号
（Ａ）及び（Ｂ）はともに“H"レベルとなり、前述した
如く、出力端子OUTは“L"レベルとなる。即ち、トライ
ステート信号Ｔが“L"レベル、トライステート反転信号
が“H"レベルの場合には、通常の２入力アンド回路と
して動作することになる。また、トライステート信号Ｔ
が“H"レベル、トライステート反転信号が“L"レベル
の場合においては、２つの入力信号に依存することな
く、スイッチング信号（Ａ）は“H"レベル、スイッチン
グ信号（Ｂ）は“L"レベルとなり、前述した如く、出力
端子OUTはハイインピーダンス状態となる。
このような構成とすることにより、第１図に示したトラ
イステートバッファ回路からこのトライステートバッフ
ァ回路と同じ効果を有するトライステート２入力アンド
回路を容易に実現することができる。
イステートバッファ回路からこのトライステートバッフ
ァ回路と同じ効果を有するトライステート２入力アンド
回路を容易に実現することができる。
第４図は、この発明のさらに他の実施例に係るトライス
テート２入力オア回路を示す回路図である。その特徴と
しては、前記第１図に示したトライステートバッファ回
路に対して、スイッチング部１のPMOS11にPMOS39を直列
接続して、NMOS17にNMOS41を並列接続する。そして、PM
OS11及びNMOS17のゲート端子をともに入力端子IN1に接
続して、PMOS39及びNMOS41のゲート端子をともに入力端
子IN2に接続して構成されるスイッチング部１′を設け
たことにあり、他の構成は第１図に示したものと同じで
ある。
テート２入力オア回路を示す回路図である。その特徴と
しては、前記第１図に示したトライステートバッファ回
路に対して、スイッチング部１のPMOS11にPMOS39を直列
接続して、NMOS17にNMOS41を並列接続する。そして、PM
OS11及びNMOS17のゲート端子をともに入力端子IN1に接
続して、PMOS39及びNMOS41のゲート端子をともに入力端
子IN2に接続して構成されるスイッチング部１′を設け
たことにあり、他の構成は第１図に示したものと同じで
ある。
このような構成におけるトライステート２入力オア回路
においては、表４に示すような論理動作を行なうことに
なる。まず、トライステート信号Ｔが“L"レベル、トラ
イステート反転信号が“H"レベルの場合において、２
つの入力信号がともに“L"レベルの時には、スイッチン
グ部１の発生するスイッチング信号（Ａ）及び（Ｂ）は
ともに“H"レベルとなり、前述した如く、出力端子OUT
は“L"レベルとなる。また、２つの入力信号のどちらか
が“H"レベルの時には、スイッチング信号（Ａ）及び
（Ｂ）はともに“L"レベルとなり、前述した如く、出力
端子OUTは“H"レベルとなる。即ち、トライステート信
号Ｔが“L"レベル、トライステート反転信号が“H"レ
ベルの場合には、通常の２入力オア回路として動作する
ことになる。また、トライステート信号Ｔが“H"レベ
ル、トライステート反転信号が“L"レベルの場合にお
いては、２つの入力信号に依存することなく、スイッチ
ング信号（Ａ）は“H"レベル、スイッチング信号（Ｂ）
は“L"レベルとなり、前述した如く、出力端子OUTはハ
イインピーダンス状態となる。なお、第１図と同符号の
ものは同一物を示し、その説明は省略する。
においては、表４に示すような論理動作を行なうことに
なる。まず、トライステート信号Ｔが“L"レベル、トラ
イステート反転信号が“H"レベルの場合において、２
つの入力信号がともに“L"レベルの時には、スイッチン
グ部１の発生するスイッチング信号（Ａ）及び（Ｂ）は
ともに“H"レベルとなり、前述した如く、出力端子OUT
は“L"レベルとなる。また、２つの入力信号のどちらか
が“H"レベルの時には、スイッチング信号（Ａ）及び
（Ｂ）はともに“L"レベルとなり、前述した如く、出力
端子OUTは“H"レベルとなる。即ち、トライステート信
号Ｔが“L"レベル、トライステート反転信号が“H"レ
ベルの場合には、通常の２入力オア回路として動作する
ことになる。また、トライステート信号Ｔが“H"レベ
ル、トライステート反転信号が“L"レベルの場合にお
いては、２つの入力信号に依存することなく、スイッチ
ング信号（Ａ）は“H"レベル、スイッチング信号（Ｂ）
は“L"レベルとなり、前述した如く、出力端子OUTはハ
イインピーダンス状態となる。なお、第１図と同符号の
ものは同一物を示し、その説明は省略する。
このような構成とすることにより、第１図に示したトラ
イステートバッファ回路から、このトライステートバッ
ファ回路と同じ効果を有するトライステート２入力オア
回路を容易に実現することができる。
イステートバッファ回路から、このトライステートバッ
ファ回路と同じ効果を有するトライステート２入力オア
回路を容易に実現することができる。
第１図はこの発明の一実施例に係るトライステートバッ
ファ回路の回路図、第２図は入力信号に対する出力信号
の遅延時間についてのシュミレーション結果を示す図、
第３図はこの発明の他の実施例に係るトライステート２
入力アンド回路の回路図、第４図はこの発明のさらに他
の実施例に係るトライステート２入力オア回路の回路
図、第５図は一従来例を示すトライステートバッファ回
路の回路図である。 （図の主要な部分を表わす符号の説明） １……スイッチング部 ３……駆動部 ５……選択部 ７……出力部
ファ回路の回路図、第２図は入力信号に対する出力信号
の遅延時間についてのシュミレーション結果を示す図、
第３図はこの発明の他の実施例に係るトライステート２
入力アンド回路の回路図、第４図はこの発明のさらに他
の実施例に係るトライステート２入力オア回路の回路
図、第５図は一従来例を示すトライステートバッファ回
路の回路図である。 （図の主要な部分を表わす符号の説明） １……スイッチング部 ３……駆動部 ５……選択部 ７……出力部
Claims (1)
- 【請求項１】高位電圧源と低位電圧源との間に直列に接
続されて直列接続点が出力端子に接続された第１及び第
２のバイポーラトランジスタと、 FET（電界効果トランジスタ）により構成され、入力信
号とトライステート信号を受けて、第１のスイッチング
信号と第２のスイッチング信号を生成するスイッチング
部と、 FETにより構成され、前記第１のスイッチング信号を受
けて、前記第１のバイポーラトランジスタを駆動制御す
る駆動部と、 前記出力端子と前記第２のバイポーラトランジスタのベ
ース端子との間に接続され、前記第２のスイッチング信
号を受けて、前記出力端子をロウレベル状態に駆動する
べく前記出力端子から前記第２のバイポーラトランジス
タのベース端子に電流を供給して前記第２のバイポーラ
トランジスタを導通状態に駆動する第１のFETと、前記
第２のバイポーラトランジスタのベース端子と低位電圧
源との間に接続され、前記駆動部の出力を受けて、前記
出力端子をハイレベル状態に駆動するべく前記第２のバ
イポーラトランジスタを非導通状態に駆動する第２のFE
Tと、前記第２のバイポーラトランジスタのベース端子
と低位電圧源との間に接続され、前記トライステート信
号を受けて、前記出力端子をハイインピーダンス状態に
駆動するべく前記第２のバイポーラトランジスタを非導
通状態に駆動する第３のFETとからなる選択部と を有することを特徴とするトライステート形出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063812A JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
| DE8686104309T DE3685356D1 (de) | 1985-03-29 | 1986-03-27 | Tri-state-pufferschaltung. |
| EP86104309A EP0196113B1 (en) | 1985-03-29 | 1986-03-27 | Tri-state buffer circuit |
| US06/845,540 US4725982A (en) | 1985-03-29 | 1986-03-28 | Tri-state buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063812A JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224621A JPS61224621A (ja) | 1986-10-06 |
| JPH06103837B2 true JPH06103837B2 (ja) | 1994-12-14 |
Family
ID=13240156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063812A Expired - Lifetime JPH06103837B2 (ja) | 1985-03-29 | 1985-03-29 | トライステ−ト形出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4725982A (ja) |
| EP (1) | EP0196113B1 (ja) |
| JP (1) | JPH06103837B2 (ja) |
| DE (1) | DE3685356D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| JPS63142719A (ja) * | 1986-12-04 | 1988-06-15 | Mitsubishi Electric Corp | ３ステ−ト付相補型ｍｏｓ集積回路 |
| JPS63245015A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | トライステ−ト出力回路 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| US4906866A (en) * | 1987-12-22 | 1990-03-06 | Motorola, Inc. | Output buffer for improving di/dt |
| JP2569113B2 (ja) * | 1988-03-07 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5075885A (en) * | 1988-12-21 | 1991-12-24 | National Semiconductor Corporation | Ecl eprom with cmos programming |
| US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
| JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5371423A (en) * | 1992-12-14 | 1994-12-06 | Siemens Aktiengesellschaft | Tri-state-capable driver circuit |
| US5463326A (en) * | 1993-04-13 | 1995-10-31 | Hewlett-Packard Company | Output drivers in high frequency circuits |
| JPH07160592A (ja) * | 1993-12-03 | 1995-06-23 | Rohm Co Ltd | 半導体メモリ装置 |
| US6590433B2 (en) | 2000-12-08 | 2003-07-08 | Agere Systems, Inc. | Reduced power consumption bi-directional buffer |
| US7259588B2 (en) * | 2003-07-29 | 2007-08-21 | Lexmark International Inc. | Tri-state detection circuit for use in devices associated with an imaging system |
| CN101212221B (zh) * | 2006-12-29 | 2010-08-18 | 上海贝岭股份有限公司 | 超低功耗集成电路中的缓冲器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3602733A (en) * | 1969-04-16 | 1971-08-31 | Signetics Corp | Three output level logic circuit |
| JPS5376719A (en) * | 1976-12-20 | 1978-07-07 | Fujitsu Ltd | Output buffer circuit with tri-state control |
| JPS5490941A (en) * | 1977-12-26 | 1979-07-19 | Hitachi Ltd | Driving circuit of tristate type |
| US4380709A (en) * | 1980-05-15 | 1983-04-19 | Motorola, Inc. | Switched-supply three-state circuit |
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
-
1985
- 1985-03-29 JP JP60063812A patent/JPH06103837B2/ja not_active Expired - Lifetime
-
1986
- 1986-03-27 DE DE8686104309T patent/DE3685356D1/de not_active Expired - Lifetime
- 1986-03-27 EP EP86104309A patent/EP0196113B1/en not_active Expired - Lifetime
- 1986-03-28 US US06/845,540 patent/US4725982A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0196113A3 (en) | 1987-09-02 |
| JPS61224621A (ja) | 1986-10-06 |
| EP0196113B1 (en) | 1992-05-20 |
| US4725982A (en) | 1988-02-16 |
| EP0196113A2 (en) | 1986-10-01 |
| DE3685356D1 (de) | 1992-06-25 |
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