JPH0316260A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0316260A JPH0316260A JP1149635A JP14963589A JPH0316260A JP H0316260 A JPH0316260 A JP H0316260A JP 1149635 A JP1149635 A JP 1149635A JP 14963589 A JP14963589 A JP 14963589A JP H0316260 A JPH0316260 A JP H0316260A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- integrated circuit
- semiconductor integrated
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＭＯＳＦＥＴを使用した半導体集積回路装置
に係り、特に、敷き詰め方式ＭＯＳゲートアレイ半導体
集積回路装置や敷き詰め方式バイＣＭＯＳゲートアレイ
半導体集積回路装置に好適な、ゲート容量を利用したＷ
ｉ源用パスコンの形成に関する． ［従来の技術］ 従来の半導体集積回路’！！４置にあっては、その電源
インピーダンスの低減は，配線部分の金成配線間に生じ
る静電容量や，金居配線と半導体基灰間に生じる静Ｗ１
容量を利用して図っていた。このような技術については
、例えば、特開１１（＋ ６ １ − １ ５８１６２
号公報に記載されている。
に係り、特に、敷き詰め方式ＭＯＳゲートアレイ半導体
集積回路装置や敷き詰め方式バイＣＭＯＳゲートアレイ
半導体集積回路装置に好適な、ゲート容量を利用したＷ
ｉ源用パスコンの形成に関する． ［従来の技術］ 従来の半導体集積回路’！！４置にあっては、その電源
インピーダンスの低減は，配線部分の金成配線間に生じ
る静電容量や，金居配線と半導体基灰間に生じる静Ｗ１
容量を利用して図っていた。このような技術については
、例えば、特開１１（＋ ６ １ − １ ５８１６２
号公報に記載されている。
［発明が解決しようとする課題］
ところが、上記のような従来技術にあっては，素子領域
の有効利用の点についてあまり配慮されておらず、使用
面積あたりの静電容量値が小さく、ｆＩｉ源インピーダ
ンス低減の効果が少ないヒいう問題があった。つまり，
素子動作等により電源配線に生ずる電圧変動を有効に抑
制することができなかった。
の有効利用の点についてあまり配慮されておらず、使用
面積あたりの静電容量値が小さく、ｆＩｉ源インピーダ
ンス低減の効果が少ないヒいう問題があった。つまり，
素子動作等により電源配線に生ずる電圧変動を有効に抑
制することができなかった。
本発明の目的は、素子動作等により電源配線に生ずる電
圧変動を有効に抑制して、素子への給電能力を向上させ
て、＠路の闘動能力を増大させて高速化を図ることがで
きる半導体集積回路装置を提供することにある． この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の一記述および添附図面から明らか
になるであろう。
圧変動を有効に抑制して、素子への給電能力を向上させ
て、＠路の闘動能力を増大させて高速化を図ることがで
きる半導体集積回路装置を提供することにある． この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の一記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの！Ｒ
要を説明すれば、下記のとおりである．即ち、多数のＭ
ＯＳＦＥＴを備えた半導体集積回路装置において，ＭＯ
ＳＦＥＴの一部をキャパシタとして用い、これをｆｆｉ
源に並列に押入したものである。換言すれば、静電容量
の大きいゲート容量を電源に並列に挿入したものである
。
要を説明すれば、下記のとおりである．即ち、多数のＭ
ＯＳＦＥＴを備えた半導体集積回路装置において，ＭＯ
ＳＦＥＴの一部をキャパシタとして用い、これをｆｆｉ
源に並列に押入したものである。換言すれば、静電容量
の大きいゲート容量を電源に並列に挿入したものである
。
［作用］
上記した手段によれば、ＭＯＳで構成されるキャパシタ
を電源に並列に挿入することにより，素子のスイッチン
グ時に電源にのるスバイクノイズを猫箋禅近くで吸収し
、緩和することが可能なので、他の回路の動作に支障を
きたす可能性が減少する。
を電源に並列に挿入することにより，素子のスイッチン
グ時に電源にのるスバイクノイズを猫箋禅近くで吸収し
、緩和することが可能なので、他の回路の動作に支障を
きたす可能性が減少する。
また、敷詰め方式ゲートアレイ半導体集積回路装置にお
いて、余剰のＭＯＳＦＥＴの利用によって、回路の有効
利用が図れる。
いて、余剰のＭＯＳＦＥＴの利用によって、回路の有効
利用が図れる。
［実施例］
第１図には，ＣＭＯＳにおいて、各１個の１） ＭＯＳ
およびＮＭＯＳをキャパシタとして用いた場合の動作原
理図が示されている。この第１図を用いて、その動作原
理を説明すれば下記のとおりである． 第１図のＣＭＯＳにあっては、ＮＭＯＳ１７のゲート８
の下にはゲートＨＡ縁ｒｐｉ４１ １を介してＰウェル
１２が形成され、一方、ＰＭＯＳ１６のゲート１２の下
にはゲート絶縁膜１１を介してＮウエル１３が形成され
ている。またＮＭＯＳ１７のゲート８の両サイドにはＮ
１拡敗層３，３が、ＰＭＯＳ１６のゲート７の両サイド
にはＰ＋拡散層４，４が、ソースとドレインとして形或
されている。
およびＮＭＯＳをキャパシタとして用いた場合の動作原
理図が示されている。この第１図を用いて、その動作原
理を説明すれば下記のとおりである． 第１図のＣＭＯＳにあっては、ＮＭＯＳ１７のゲート８
の下にはゲートＨＡ縁ｒｐｉ４１ １を介してＰウェル
１２が形成され、一方、ＰＭＯＳ１６のゲート１２の下
にはゲート絶縁膜１１を介してＮウエル１３が形成され
ている。またＮＭＯＳ１７のゲート８の両サイドにはＮ
１拡敗層３，３が、ＰＭＯＳ１６のゲート７の両サイド
にはＰ＋拡散層４，４が、ソースとドレインとして形或
されている。
４こで、Ｎウェル１３がＶＤＤＷｉ位に接続され、一方
、Ｐウェル１２がＶｓｓ電位に接続されている場合を仮
定すると、ＮＭＯＳ１７において、ゲート８にＶ ｏ
ｏを接続すれば、ゲート絶縁膜１１の下に反転［１４が
形成される。この反転層１４は、ソース、ドレインの拡
散Ｊｌｌ３，３まで拡がっているので、ゲートとソース
、ドレイン間にキャパシタが形威される。通常、ゲート
８とソース，ドレインの拡散層３．３との間の距離は極
めて小さく、インダクタンスが小さいので、特性の良好
なキャパシタとして利用できることがわかる。
、Ｐウェル１２がＶｓｓ電位に接続されている場合を仮
定すると、ＮＭＯＳ１７において、ゲート８にＶ ｏ
ｏを接続すれば、ゲート絶縁膜１１の下に反転［１４が
形成される。この反転層１４は、ソース、ドレインの拡
散Ｊｌｌ３，３まで拡がっているので、ゲートとソース
、ドレイン間にキャパシタが形威される。通常、ゲート
８とソース，ドレインの拡散層３．３との間の距離は極
めて小さく、インダクタンスが小さいので、特性の良好
なキャパシタとして利用できることがわかる。
一方、ＰＭＯＳ１６ｔ’は，ゲート７をＶｓ ｓ，ソー
ス、ドレインの拡散，１！４，４をＶ ｏ ｏに接続す
ることにより同様にキャパシタとして利用できることが
わかる．なお、第１図において符号１９は反転層を示し
ている． つまり，電源線のうち電圧の高い側を高電位線、低い側
を低電位線とすると，ＮＭＯＳの場合はゲート電極を高
電位線に接続し，ドレイン，ソースの片方または両方を
低電位側に接続する．ＰＭＯＳの場合はゲート電極を低
電位側に接続し、ドレィン，ソースの片方または両方を
高電位側に接続する．そのようにすることによって、容
易に、キャパシタが形成されることが分かる。
ス、ドレインの拡散，１！４，４をＶ ｏ ｏに接続す
ることにより同様にキャパシタとして利用できることが
わかる．なお、第１図において符号１９は反転層を示し
ている． つまり，電源線のうち電圧の高い側を高電位線、低い側
を低電位線とすると，ＮＭＯＳの場合はゲート電極を高
電位線に接続し，ドレイン，ソースの片方または両方を
低電位側に接続する．ＰＭＯＳの場合はゲート電極を低
電位側に接続し、ドレィン，ソースの片方または両方を
高電位側に接続する．そのようにすることによって、容
易に、キャパシタが形成されることが分かる。
第２図にＦｊＪ続回路例を示す。この第２図はインバー
タ１５の電源に容量素子として挿入した例で，その簡単
な等価回路が第３図に示されている。
タ１５の電源に容量素子として挿入した例で，その簡単
な等価回路が第３図に示されている。
このように，キャパシタを動作素子（インバータ）のｆ
ｆｉ源に並列に接続することにより、回路動作に必要な
電流が，最短た離でインバータ１５に供給され、回路の
安定動作に役立つ。
ｆｉ源に並列に接続することにより、回路動作に必要な
電流が，最短た離でインバータ１５に供給され、回路の
安定動作に役立つ。
次に，具体例を第４図に基づいて説明する。
第４図には本発明に係る半導体集積回路装置の具体例の
キャパシタ領域が示されている。
キャパシタ領域が示されている。
このキャパシタ領域は４ゲートを１ユニットとしたＡｌ
１２層ゲートアレイセルによって構成されている。同図
において、Ａは４個のｒ’ＭＯｓからなる領域、Ｂは４
個のＮＭＯＳからなる領域を表している。
１２層ゲートアレイセルによって構成されている。同図
において、Ａは４個のｒ’ＭＯｓからなる領域、Ｂは４
個のＮＭＯＳからなる領域を表している。
ここで、ＡＱｌ層１ａ，ｌｂは、横方向のチャネルを構
成しており、そのうちＡＩ２１ＷＩ１ａはＶ？）Ｉ）に
接続され、一方、ＡＩ２１層１ｂはＶｓｓに接続されて
いる。
成しており、そのうちＡＩ２１ＷＩ１ａはＶ？）Ｉ）に
接続され、一方、ＡＩ２１層１ｂはＶｓｓに接続されて
いる。
また、ＡＱ２ＷＩ２ａ，２ｂは、縦方向のチャネルを構
或しており，そのうちＡＱ２層２ａはＡＱ１層ｌｂを介
してＶｓｓに接続され、一方、Ａｆｌ２暦２ｂはＡＩ２
１層１ａを介してＶ ｏ Ｄに接続されている。
或しており，そのうちＡＱ２層２ａはＡＱ１層ｌｂを介
してＶｓｓに接続され、一方、Ａｆｌ２暦２ｂはＡＩ２
１層１ａを介してＶ ｏ Ｄに接続されている。
なお、第４図において、●で示すＣ■，Ｃ２は、Ａ Ｑ
１ 暦Ｌ ａとＡＱ２Ｗｉ２ｂとの接続部、ＡＱＩ層
１ｂとＡＩ２２Ｉ１！！２ａとの接続部をそれぞれ表し
ている。
１ 暦Ｌ ａとＡＱ２Ｗｉ２ｂとの接続部、ＡＱＩ層
１ｂとＡＩ２２Ｉ１！！２ａとの接続部をそれぞれ表し
ている。
また、ＰＭＯＳ拡散層３は接続部Ｃ３を介してＡＱＩＪ
ｌ１ａに接続されている。その結果、ＰＭＯＳ拡Ｉｆｉ
層３にはＶ ｏ ｏが印加されることとなる。
ｌ１ａに接続されている。その結果、ＰＭＯＳ拡Ｉｆｉ
層３にはＶ ｏ ｏが印加されることとなる。
一方，ＮＭＯＳ拡敗層４は接続部Ｃ４を介してＡＩ２１
／！７２ｂに接続されている。その結果、ＰＭＯＳｔ４
敗層４にはＶｓｓが印加されることとなる。
／！７２ｂに接続されている。その結果、ＰＭＯＳｔ４
敗層４にはＶｓｓが印加されることとなる。
また、第４図において、符号５，６はＮウェル，Ｐウェ
ルの給電点を表し、Ｎウェル，Ｐウェルには各々Ｖｌ）
ｌ），Ｖ８８が印加されるようになっている。なお，Ｐ
ＭＯＳのゲート７にはＶ ｓ ｓが、ＮＭＯＳのゲート
８にはＶ ｏ ｏが印加されるようになっている。
ルの給電点を表し、Ｎウェル，Ｐウェルには各々Ｖｌ）
ｌ），Ｖ８８が印加されるようになっている。なお，Ｐ
ＭＯＳのゲート７にはＶ ｓ ｓが、ＮＭＯＳのゲート
８にはＶ ｏ ｏが印加されるようになっている。
このような構成によって第４図に示す領域Ａ，ＢのＰＭ
ＯＳおよびＮＭＯＳを電源キャパシタとして使用できる
ようになっている。
ＯＳおよびＮＭＯＳを電源キャパシタとして使用できる
ようになっている。
上記のように構成された半導体集積回路装置によれば、
下記のような効果を得ることができる。
下記のような効果を得ることができる。
即ち５上記実施例によれば、ＭＯＳで構或されるキャパ
シタを電源に並列に挿入することにより，素子のスイッ
チング時に電源にのるスバイクノイズを発生源近くで吸
収し、緩和するここが可能なるので、他の回路の動作に
支障をきたす可能性が減少する。
シタを電源に並列に挿入することにより，素子のスイッ
チング時に電源にのるスバイクノイズを発生源近くで吸
収し、緩和するここが可能なるので、他の回路の動作に
支障をきたす可能性が減少する。
例として１ ０ ｍ Ｘ １ ０ ｎｏ角のセル領域を
もつ敷き詰め方式ゲートアレイの場合を考える。ＩＭＯ
ＳＦＥＴペアのゲート容量が０。ＩＰＦ、１ベアの占め
る面積を５μｍ×１００μｍとすれば、上記のチップ内
には２Ｘ１０”ｐＦのゲー１へ容量が楡宣する。ゲート
使用率を５０％として、未使用ゲートのうちの１０％が
キャパシタとして使用可能と仮定すれば、ＩＸ１０３ｐ
Ｆ分のゲート容量が上記チップ内に形或可能で、能動素
子１素子のスイッチングに伴い？ｌ’ｆ ｔ’ｔされる
電荷量を１９ＦＸ電源電圧とすれば．ＩＸ１０３個の素
子の同時スイッチングに相当する容量が確保できる。
もつ敷き詰め方式ゲートアレイの場合を考える。ＩＭＯ
ＳＦＥＴペアのゲート容量が０。ＩＰＦ、１ベアの占め
る面積を５μｍ×１００μｍとすれば、上記のチップ内
には２Ｘ１０”ｐＦのゲー１へ容量が楡宣する。ゲート
使用率を５０％として、未使用ゲートのうちの１０％が
キャパシタとして使用可能と仮定すれば、ＩＸ１０３ｐ
Ｆ分のゲート容量が上記チップ内に形或可能で、能動素
子１素子のスイッチングに伴い？ｌ’ｆ ｔ’ｔされる
電荷量を１９ＦＸ電源電圧とすれば．ＩＸ１０３個の素
子の同時スイッチングに相当する容量が確保できる。
また、余剰のＭ Ｏ Ｓ Ｔ” Ｅ Ｔの利用によって
、回路の有効利用が図れる。
、回路の有効利用が図れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない． 例えば、上記実施例では．ＣＭＯＳに本発明を適用した
ものについて述べてきたが，ＣＭＯＳに限定されず、バ
イＣＭＯＳにも適用できる。要は、ＭＯＳＦＥＴを有す
る半導体Ｉｊｉ＆であれば良い。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない． 例えば、上記実施例では．ＣＭＯＳに本発明を適用した
ものについて述べてきたが，ＣＭＯＳに限定されず、バ
イＣＭＯＳにも適用できる。要は、ＭＯＳＦＥＴを有す
る半導体Ｉｊｉ＆であれば良い。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち，多数のＭ Ｏ Ｓ Ｆ Ｅ Ｔを備えたセミカス
タムまたはフルカスタムの半導体集積回路装置において
、余剰のＭＯＳＦＥＴの全部または一部をキャパシタと
して用い、これを電源に並列に挿入したものである。換
言すれば，静電容駄の大きいゲート容量を電源に並列に
揮人したので、素子のスイッチング時に電源にのるスバ
イクノイズを発生源近くで吸収し、緩和することが可能
なので、他の回路の動作に支障をきたす可能性が減少す
る。
タムまたはフルカスタムの半導体集積回路装置において
、余剰のＭＯＳＦＥＴの全部または一部をキャパシタと
して用い、これを電源に並列に挿入したものである。換
言すれば，静電容駄の大きいゲート容量を電源に並列に
揮人したので、素子のスイッチング時に電源にのるスバ
イクノイズを発生源近くで吸収し、緩和することが可能
なので、他の回路の動作に支障をきたす可能性が減少す
る。
また、敷詰め方式ゲートアレイ半導体集積回路装置にお
いて、余剰のＭＯＳＦＥＴの利用によって，回路の有効
利用が図れる。
いて、余剰のＭＯＳＦＥＴの利用によって，回路の有効
利用が図れる。
第１図は本発明の原理を示すためのＣＭＯＳＦＥＴ断面
図、 第２図は本発明の接続回路例、 第３図は第２図の等価回路図， 第４図は本発明の具体例のレイアウトを示す平面図であ
る． １ ６・・・・ＰＭＯＳ、 １７・・・・ＮＭＯＳ． １２ 第 ２ 図 第 ３ 図
図、 第２図は本発明の接続回路例、 第３図は第２図の等価回路図， 第４図は本発明の具体例のレイアウトを示す平面図であ
る． １ ６・・・・ＰＭＯＳ、 １７・・・・ＮＭＯＳ． １２ 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、多数のＭＯＳＦＥＴを備えた半導体集積回路装置に
おいて、ＭＯＳＦＥＴの一部をキャパシタとして用い、
これを電源に並列に挿入したことを特徴とする半導体集
積回路装置。 ２、敷詰め方式ＭＯＳゲートアレイとして構成され、余
剰のＭＯＳＦＥＴをキャパシタとして利用したことを特
徴とする請求項１項記載の半導体集積回路装置。 ３、敷詰め方式バイＣＭＯＳゲートアレイとして構成さ
れ、余剰のＭＯＳＦＥＴをキャパシタとして利用したこ
とを特徴とする請求項１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149635A JPH0316260A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149635A JPH0316260A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316260A true JPH0316260A (ja) | 1991-01-24 |
Family
ID=15479537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149635A Pending JPH0316260A (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6305002B1 (en) | 1997-12-04 | 2001-10-16 | Nec Corporation | Semiconductor integrated circuit having thereon on-chip capacitors |
| JP2006005089A (ja) * | 2004-06-16 | 2006-01-05 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-06-14 JP JP1149635A patent/JPH0316260A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6305002B1 (en) | 1997-12-04 | 2001-10-16 | Nec Corporation | Semiconductor integrated circuit having thereon on-chip capacitors |
| US6430735B2 (en) | 1997-12-04 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit having thereon on-chip capacitors |
| JP2006005089A (ja) * | 2004-06-16 | 2006-01-05 | Fujitsu Ltd | 半導体装置 |
| US7196379B2 (en) * | 2004-06-16 | 2007-03-27 | Fujitsu Limited | MOS capacitor device |
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