JPH03162799A - 冗長構成を有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 冗長構成を有する半導体記憶装置に関し、冗長メモリセ
ルの使用を効率良く行うことができる分割ワード線構成
の半導体記憶装置を提供することを目的とし、 各々メモリセルアレイよりなる複数のメモリブロックと
、前記メモリブロック各々に設けられた複数の分割ワー
ド線と、前記メモリブロック各々に設けられた複数のビ
ット線と、前記メモリブロックに共通に設けられた複数
の主ワード線と、第ｌのアドレスデータを供給されて選
択信号を出力することにより主ワード線の一つを選択す
る行デコーダ手段と、複数のメモリブロックの各々にお
いて主ワード線と該主ワード線に対応する分割ワード線
との間に設けられ第１の制御信号によって制御されるス
イッチ手段と、第２のアドレスデータを供給されて前記
複数のメモリブロックのうちの一つを選択すると共に選
択されたメモリブロックを指定する前記第１の制御信号
を前記スイッチ手段に供給し、さらに選択されたメモリ
ブロック中のうちの一つのビット線を第２の制御信号に
より選択する列デコーダ手段と、各々のメモリブロック
において前記列テコーダ手段とビット線との間に設けら
れ該列デコーダ手段に協働し、不良のメモリセルが接続
されたビット線対を選択する特定の第２のアドレスデー
タを与えられた場合に第２の制御信号を伝送させないよ
うにする第１のプログラム制御手段と、前記第２の制御
信号に応じて、選択されたビット線上のデータを読取る
読取手段と、第２の制御信号に応じて、選択されたビッ
ト線上に書込データを転送する書込手段とよりなり、第
１及び第２のアドレスデータに応じて、選択されたメモ
リブロック中の選択された分割ワード線及びビット線で
指定されるメモリセルに情報を書込み読取る半導体記憶
装置であって、さらに、 メモリセルよりなる冗長ブロックと； 冗長ブロック中に設けられた複数の分割ワード線と； 冗長ブロック中に設けられた複数のビット線と； 各々一の前記分割ワード線に対応する複数の主ワード線
と： 前記冗長ブロックに設けられ、前記行デコーダ手段から
選択信号を供給されて主ワード線を該主ワード線と対応
する分割ワード線に接続するスイッチ手段と； 第２のアドレスデータを供給されて冗長ブロック中の一
つのビット線を第３の制御信号により選択する冗長ブロ
ック用列デコーダ手段と；冗長ブロック用列デコーダ手
段と前記冗長ブロック中のビット線との間に設けられ、
前記特定の第２のアドレス信号が供給された場合のみ前
記第３の制御信号を冗長ブロック中のビット線に供給し
てその選択を可能にする第２のプログラム手段とを有し
： 前記読取手段及び書込手段は冗長ブロックのビット線に
も接続されて、第３のｆｉｌＪＩＩｌ信号に応じて冗長
ブロック中のメモリセルよりデータを読出し書込むよう
に構成してなる。

〔産業上の利用分野〕

本発明は一般に半導体記憶装置に関し、特に冗長構成を
有する半導体記憶装置に関する。

半導体記憶装置の記憶容量の増大に伴い、欠陥の全くな
い記憶装置を製造することが段々と困難になっている。

特に、新たに開発されたプロセスを使って製造された記
憶装置の場合、多くの欠陥を含む傾向がある。かかる欠
陥を含んだ記憶装置を全て不良としてしまうと、製造時
の歩留りが大きく低下してしまう。

かかる問題点を回避して、欠陥を含むメモリセルでも使
うことができるように、メモリセルアレイ中に冗長メモ
リセルコラムを設けた冗長構成を使用することが一般に
なされている。この方法では、メモリセルアレイ中の欠
陥メモリセルのマップがＲＯＭ等に記憶され、アレイ中
の欠陥メモリセルをアドレスするアドレス信号が、マッ
プにもとづいて、正常な欠陥のないメモリセルをアドレ
スするアドレス信号に変換される。より具体的には、欠
陥メモリセルをアドレスするアドレス信号が入来すると
、この欠陥メモリセルを含むメモリセルコラムを冗長メ
モリセルコラムと切換える操作がなされる。

ところで、メモリセルアレイを各々メモリセルアレイよ
りなる複数のブロックに分割した構成が公知である。こ
の構戒では、ブロックの各々においてメモリセルがビッ
ト線に接続されると共に、ワード線から分岐した分割ワ
ード線が各メモリセルに接続される。

〔従来の技術〕 第９図はかかる分割ワード線構成を有する従来の半導体
記憶装置を示す。

第９図を参照するに、メモリセルアレイｌは複数のメモ
リセルブロック２．３．４に分割され、各々のブロック
中にはメモリセル１５，１６．１７の配列が形成される
。

また、各ブロック２〜４共通に、各々主ワード線ＭＷＬ
に接続されたワード線ドライバｌ９が設けられる。ただ
し、図中では１つのワード線ドライバｌしか示されてい
ない。主ワード線ＭＷＬは各ブロックを横切ってメモリ
セルアレイ１全体にわたり延在する。ワード線ドライバ
ｌ９には、Ｘデコーダ２４からバス２４ａを介して、主
ワード線ＭＷＬの一を選択するアドレス信号が第１のア
ドレスデータＡＤＤＲＥＳＳ　１に応じて供給される。

さらに、第２のアドレスデータＡＤＤＲＥＳＳ　２を供
給されるＹデコーダがアドレスバス２５ａを介してビッ
ト線ドライバ１１．１２．１３．・・・に接続され、リ
ード／ライトコントローラ６，７，８，・・・を介して
ビット線対ＢＬ．１１［が選択アドレスデータＡＤＤＲ
ＥＳＳ　２に応じて選択される。例えば、アドレスデー
タＡＤＤＲＥ！ＳＳ　１及びＡＤＤＲＥＳＳ　２がブロ
ック２中のメモリセル１５を選択するものである場合、
ビット線デコーダ１１がＹデコーダ２５の出力に応じて
コントローラ６を駆動し、これによりメモリセルｌ５に
接続されたビート線対ＢＬ．丁ｒが選択される。同時に
、主ワード線ドライバｌ９がＸデコーダ２４の出力に応
じて駆動され、これに接続された主ワード線ＭＷＬが選
択される。

かかる分割ワード線構成の記憶装置では、さらに、主ワ
ード線ドライバｌ９の出力を供給されると同時にビット
線ドライバ１１の出力を供給されて分割ワード線ＤＷＬ
を介してメモリセル１５を選択するゲート２０が設けら
れる。

この場合、ブロック２がビット線ドライバｌ１により選
択されると同時にワード線ＭＷＬが主ワード線ドライバ
ｌ９により選択された場合にのみゲート２０が動作され
、選択されたメモリセル１５に接続された分割ワード線
ＤＷＬが選択される。回示の例では、ビット線ドライバ
１１と主ワード線ドライバ１９とはＮＡＮＤゲートによ
り構成され、一方ゲート２０はＮＯＲゲートにより構成
される。すなわち、分割ワード線ＤＷＬはゲートｌ１及
びｌ９の低レベル出力に応じて選択される。

他のブロックについても全く同じ構成が使用される。

例えば、メモリセルアレイ１中のメモリセルｌ５に記憶
されたデータを読出す場合、メモリセルｌ５のデータは
ビット線ＢＬ，ｆＩｌ：を介してコントローラ５へ送ら
れ、コントローラ５からさらにリードバス２６を介して
センスランプｌＯａに転送される。一方、データを書込
む場合はデータ入力端子ＤＩＮに供給されたデータがラ
イトアンブ１０ｂで増幅された後ライトバス２７を介し
て選択されたコントローラ、例えばコントローラ６に転
送される。このデータはさらにビット線ＢＬ，丁Ｔを介
してメモリセルｌ５に転送される。

メモリセルアレイをブロック構成とし、分割ワード線構
成と組合せることにより、メモリセルに接続されるワー
ド線の長さが減少でき、これに伴ってワード線の寄生容
量が減少し、高速のアクセスを実現できる。

かかるメモリでもまた、前記の如き冗長構成が使用可能
である。この場合、各々のブロック、例えばブロック２
〜４に冗長メモリセルが設けられ、ビット線ドライバが
、欠陥メモリセルを含むメモリセルコラムに接続された
ビット線が選択された場合に欠陥メモリセルを含まない
冗長メモリセルコラムに接続された冗長ビット線が選択
されるように制御される。このために、図示していない
がビット線ドライバ１１〜１３に協働するＲＯＭが設け
られるのが一般的である。

しかし、かかる分割ワード線構成を有する冗長構成メモ
リセルアレイは、冗長メモリセルコラムの選択がメモリ
セルアレイ中で同一ブロック内でしかできないことに起
因した問題点を有する。すなわち、各ブロック毎に冗長
メモリセルコラムを設けることが必要となり、冗長構成
のたために使われるメモリセルの割合が大きくなりすぎ
る傾向が有る。換言すれば、かかるメモリは、メモリの
チップサイズが冗長構成の結果大きくなり過ぎる問題点
を有する。

本発明の上記の問題点に鑑み、冗長メモリセルの使用を
効率良く行うことができる分割ワード線構成の半導体記
憶装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、前記の目的を、 各々メモリセルアレイよりなる複数のメモリブロック（
１０２〜１０４）と、前記メモリブロック各々に設けら
れた複数の分割ワード線（ＤＷＬ）と、前記メモリブロ
ック各々に設けられた複数のビット線（ＢＬ，ｎ）と、
前記メモリブロックに共通に設けられた複数の主ワード
線（ＭＷＬ）と、第１のアドレスデータを供給されて選
択信号を出力することにより主ワード線の一つを選択す
る行デコーダ手段（２４．１９）と、複数のメモリブロ
ックの各々において主ワード線と該主ワード線に対応す
る分割ワード線との間に設けられ第１の制御信号によっ
て制御されるスイッチ手段（２０〜２２）と、第２のア
ドレスデータを供給されて前記複数のメモリブロックの
うちの一つを選択すると共に選択されたメモリブロック
を指定する前記第ｌの制御信号を前記スイッチ手段に供
給し、さらに選択されたメモリブロック中の一のビット
線を第２の制御信号により選択する列デコーダ手段（２
５，１１１−１１３）と、各々のメモリブロックにおい
て前記デコーダ手段とビット線との間に設けられ、該列
デコーダ手段に協働し、不良のメモリセルが接続された
ビット線対を選択する特定の第２のアドレスデータを与
えられた場合に第２の制御信号を伝送させないようにす
る第ｌのプログラム制御手段（９０ａ．９０ｂ）と、　
前記第２の制御信号に応じて、選択されたビット線上の
データを読取る読取手段と、第２の制御信号に応じて、
選択されたビット線上に書込データを転送する書込手段
とよりなり、第１及び第２のアドレスデータに応じて、
選択されたメモリブロック中の選択された分割ワード線
及びビット線で指定されるメモリセルに情報を書込み読
取る半導体記憶装置であってさらに、メモリセルよりな
る冗長ブロック（１０５）と； 前記冗長ブロック中に設けられた複数の分割ワード線（
ＤＷＬ）と； 前記冗長ブロック中に設けられた複数のビット（ＢＬ、
■）と； 各々一の分割ワード線に対応する複数の主ワード線（Ｍ
ＷＬ）と； 前記冗長ブロックに設けられ、前記行デコーダ手段から
選択信号を供給されて主ワード線を該主ワード線と対応
する分割ワード線に接続するスイッチ手段（２３）と： 第２のアドレスデータを供給されて冗長ブロック中のー
のビット線を第３の制御信号により選択する冗長ブロッ
ク用列デコーダ手段（２５．１１４）と； 前記冗長ブロック用列デコーダ手段と前記冗長ブロック
中のビット線との間に設けられ、前記特定の第２のアド
レス信号が供給された場合のみ前記第３の制御信号を前
記冗長ブロック中のビット線に供給してその選択を可能
にする第２のプログラム手段（９００〜９０ｅ）とを有
し；前記読取手段及び書込手段は冗長ブロックのビット
線にも接続されて、第３の制御信号に応じて冗長ブロッ
ク中のメモリセルよりデータを読出し書込むことを特徴
とする半導体記憶装置により達成する。

〔作　用〕

本発明によれば、冗長セルコラムが各ブロックで共用さ
れるため、各ブロック毎に冗長セルコラムを設ける必要
がなくなり、メモリセルの使用効率が向上する。

本発明の一実施例では、冗長ブロックに設けられたスイ
ッチ手段は主ワード線を対応する分割ワード線に常時接
続するように制御される。かかる構成により、半導体記
憶装置の構成を簡素化できる。

〔実施例〕

第１図は本発明による半導体記憶装置の第ｌ実施例を示
す。

第１図を参照すると、半導体記憶装置はその中の各ブロ
ック１０２〜１０４が冗長コラムを含まない点以外では
第９図中のメモリセルアレイ１と同様な構成のメモリセ
ルアレイ１００よりなり、このメモリセルアレイ１００
中にさらに冗長ブロック１０５が設けられている。この
冗長ブロック１０５は、冗長コラムを形成するメモリセ
ルｌ８のみより構成される。

冗長ブロック１０５中で行方向に整列した一群のメモリ
セルｌ８は、冗長ブロック１０５中を延在する分割ワー
ド線ＤＷＬに共通に接続され、一方この分割ワード線は
メモリセルアレイ１００中を延在する主ワード線ＭＷＬ
にゲート２３を介して接続される。本実施例ではゲート
２３は第１の入力端子に主ワード線ＭＷＬを接続され第
２の入力端子に負ないし低レベルバイアスが供給される
ＮＯＲゲートとされている。

通常ブロック１０２中のビット線は第９図の読取／書込
コントローラ６と同様な読取／書込コントローラ６に接
続され、通常ブロック１０３中のビット線は第９図の読
取／書込コントローラ７と同様な読取／書込コントロー
ラ７に接続され、またブロック１０４中のビット線は第
９図の読取／書込コントローラ８と同様な読取／書込コ
ントローラ１０８に接続される一方、冗長ブロック１０
５中のビット線は後述する読取／書込コントローラ１０
９に接続される。従来の場合と同じく、読取／書込コン
トローラ１０６〜１０９はリードバス２６及びライトバ
ス２７をそれぞれ介してセンスアンプ１０ａ及びライト
アンプｌＯｂに接続される。また、第７図のビット線ド
ライバ１１．１２，１３，・・・のかわりに、読取／書
込コントローラ１０６〜１０９のそれぞれにビット線ド
ライバ１１１，１１２，１１３，１１４．・・・が設け
られて、列アドレスデータ「アドレス２Ｊに応じて形成
されるＹデコーダ２５の出力信号によりビット線の選択
がなされる。

ビット線ドライバ１１１−１１４はプログラム可能論理
素子よりなり、Ｙデコーダ２５にアドレスデータ「アド
レス２」が供給されると記憶したプログラムにもとづい
て出力を生じる。一般的には、Ｙデコーダ２５にアドレ
スデータが供給されると選択されたメモリセルに接続さ
れたビット値の読取／書込コントローラ１０６等の読取
／書込コントローラがイネーブルされる。また、Ｘデコ
ーダ２４への行アドレスデータ「アドレス！」に応じて
ワード線ドライバｌ９により主ワード線が選択され、こ
れにより例えばメモリセル１５等のメモリセルが選択さ
れる。その際、メモリセル１５に接続された分割ワード
線の選択はワード線ドライバｌ９の出力とビット線ドラ
イバ１１１の出力とに従って、ゲート２０によりなされ
る。

選択されたメモリセルコラムに欠陥メモリセルが含まれ
ている場合、プログラム動作によりビット線ドライバ１
１１は読取／書込コントローラ１０６をイネーブルする
のを抑止される。これと同時に、冗長ブロック１０５の
読取／書込コントローラと協働するビット線ドライバ、
例えはビット線ドライバ１１４がブロック１０５中のビ
ット線と協働する読取／書込コントローラ、例えばコン
トローラ１０９をドライバ１１４のプログラム動作に従
ってイネーブルする。これにより、ブロック１０２中の
メモリセルコラムのかわりに冗長ブロックＩＯＳ中のメ
モリセルコラムが選択され、その結果、半導体記憶装置
はあたかも欠陥メモリセルを含まないかのように動作す
る。

第２図は第１図の要部を示す回路図である。簡単のため
、ブロック１０２の一部及びブロック１０５の一部のみ
を示す。

最初にブロック１０２について説明する。第２図を参照
するに、アドレスバス２５ａはライン対ＹＯ．／ＹＯ，
Ｙｌ．／Ｙｌ．Ｙ２，／Ｙ２等よりなり、またビット線
ドライバ１１１はＮＯＲゲート８６〜８９により構威さ
れる。ここで、ＮｏＲゲート８６は第１の入力端子がラ
インＹｏに接続され第２の入力端子がライン／Ｙ２に接
続される。また、ＮＯＲゲート８７は第１の入力端子が
ライン／ＹＯに接続され第２の入力端子がライン／Ｙ２
に接続され、ＮＯＲゲート８８は第１の入力端子がライ
ンＹｌに、第２の入力端子がライン／Ｙ２に接続され、
さらにＮＯＲゲート８９では第１の入力端子がライン／
Ｙｌに、第２の入力端子がライン／Ｙ２に接続されてい
る。さらに、ＮＯＲゲート８６は出力端子を、ビット線
対ＢＬ２，丁丁Ｉが接続されたコラムスイッチ回路９７
に接続されると共に、ビット線対ＢＬ４．ｆＩ７Ｔが接
続されたコラムスイッチ回路９９に接続される。

同様に、ＮＯＲゲート８７はその出力端子を、ビット線
対ＢＬＩ，ｒが接続されたコラムスイッチ回路９６に接
続されると共にビット線対ＢＬ３．Ｅ’Ｔ丁が接続され
たコラムスイッチ回路９８に接続される。コラムスイッ
チ９６．９７の各々に対し、ローカルライトアンプ９２
及びローカルセンスアンプ９４が並列接続され、ＮＯＲ
ゲート８６の出力に応じてコラムスイッチ９７がビット
線対ＢＬ２及びＥＴＴをローカルセンスアンブ９４及び
ローカルライトアンブ９２に接続する。図示の例ではコ
ラムスイッチ９７はラインＹＯ及びＹ２の両方に低レベ
ル状態が生じた場合にイネーブルされる。これと同時に
コラムスイッチ９９もイネーブルされ、ビット線対ＢＬ
４及び１１丁１−がローカルセンスアンプ９５及びロー
カルライトアンプ９３に接続される。ローカルセンスア
ンプ９４及び９５は共通のリードバス２６に接続され、
ローカルライトアンプ９２及び９３は共通のライトバス
２７に接続される。

ローカルライトアンプ９２．９３及びローカルセンスア
ンプ９４．９５はライン／Ｙ２，Ｙｌ及び／Ｙｌに生じ
る論理状態に応じて駆動される。

より具体的には、ラインＹｌにーの入力端子を接続され
、他の入力端子をライン／Ｙ２に接続されたＮＯＲゲー
ト８８がその出力信号をローカルライトアンプ９２及び
ローカルセンスアンプ９４ヘプログラムスイッチ９０ａ
を介して出力する。同様に別のＮＯＲゲート８９が、一
の入力端子にライン／Ｙｌを接続され他の入力端子にラ
イン／Ｙ２を接続され、出力信号をローカルライトアン
プ９３及びローカルセンスアンプ９５とプログラムスイ
ッチ９５を介して出力するように設けられるかかる構成
により、ローカルライトアンプ９２はプログラムスイッ
チ７０ａの出力に応じてイネーブルされライトバス２７
上の論理データをビット線対丁ｒ丁及びＢＬＩ又は丁ｒ
丁及びＢＬ２に、コラムスイッチ９６及び９７の状態に
応じて転送する。そこで、ライトアンブｌＯｂがライト
イネーブル信号ＷＥによりイネーブルされると、ライト
アンブ１０ｂの入力端子Ｄいに供給されたデータはライ
トバス２７、ライトアンプ９２及びコラムスイッチ９６
又は９７を介してビット線に転送される。さらに、プロ
グラムスイッチ９０ａの出力により、ローカルセンスア
ンブ９４がイネーブルされてビット線対ＢＬ　１，ＥＴ
Ｔあるいはビット線対ＢＬ２．丁ｎ上の論理データを、
コラムスイッチ９６．９７の状態如何により、リードバ
ス２６を介してセンスアンプ１０ｂに転送する。さらに
、リードバス２６上のデータはセンスアンプ１０ａに出
力端子Ｄ。ＬＩＴに送られる。

同様な動作はローカルライトアンプ９３、ローカルセン
スアンプ９５、コラムスイッチ９８．９９、及ヒヒッ｝
線対Ｂ　Ｌ　３，　丁ｒ丁．　Ｂ　Ｌ　４．１１丁１−
を含む系でもなされる。この系では、ＮｏＲゲート８８
及びプログラムスイッチ９０ａに対応してＮＯＲゲート
８９及びプログラムスイッチ９０ｂが設けられる。この
部分の動作はＮＯＲゲート８８、プログラムスイッチ９
０ａ１ローカルライトアンプ９２、ローカルセンスアン
ブ９４及びコラムスイッチ９６．９７を含む系の場合と
同様であるので説明を省略する。

ビット線対ＢＬ１．ｆｆｒＴ及びビット線対ＢＬ２．Ｅ
ＴＴはメモリセル中でーのサブブロック「サブブロック
ｌ」を形成するのに対し、ビット線対ＢＬ３，丁丁■及
びビット線対ＢＬ４．肛τは同じブロック１０２中で別
のサブブロック「サブブロック２」を形成する。この場
合、サブブロックの選択がラインＹｌ，／Ｙｌ上のデー
タに基いてＮＯＲゲート８８．８９及び協働するプログ
ラムスイッチ９０ａ，９０ｂによりなされ、各サブブロ
ック内のコラム選択がラインＹＯ及び／ＹＯ上のデータ
にもとづいてＮＯＲゲート８６，８７によりなされる。

さらに、ブロックの選択はラインＹ２及び／Ｙ２上のデ
ータにもとづいてなされる。

本発明では、プログラムスイッチ９０ａ，９０ｂは、サ
ブブロックが欠陥メモリセルを含んでいる場合はそのサ
ブブロックの選択が抑止されるようにプログラムされる
。そこで、例えばビット線ＢＬＩ−Ｖ丁丁を含むサブブ
ロックｌが欠陥メモリセルを含むものである場合、プロ
グラムスイッチ９０ａはローカルライトアンプ９２及び
ローカルセンスアンプ９４がイネーブルされることがな
いようにプログラムされている。最も簡単な場合、スイ
ッチ９０ａ．９０ｂは単純なヒューズにより構成し、こ
れを例えばレーザビームで選択的に溶断するようにして
もよい。

以下、冗長ブロック１０５について説明する。

冗長ブロック１０５においてもビット線ＢＬ５，Ｔ！；
Ｔ’Ｓ．　Ｂ　Ｌ　６．　ＴＩ”’ＵＴカｒサフフｏ　
ック３　Ｊ　ヲ形成するように構成され、またビット線
ＢＬ７．１１ｆｆ下，ＢＬ８，　丁ｒ丁が別の「サブブ
ロック４Ｊを形成するように構成される。ザブブロック
の各々において、ローカルライトアンブ７２とローカル
センスアンプ９４がコラムスイッチ９６，９７，９８．
９９とブロック１０２の場合と同様に接続され協働する
。コラムスイッチ９６〜９９はブロック１０２の場合と
同じく、ＮＯＲゲート８６．８７の出力によりイネーブ
ルされるのに対し、本発明の場合、ＮＯＲゲー｝８６．
８７の第２の入力端子は負ないし低レベルバイアス電圧
を出力する定電圧電源に接続される。そこで、ラインＹ
Ｏ又は／ＹＯ上に低レベル状態が生じると、各サブブロ
ック中でコラムスイッチ９６〜９９のうちのーがイネー
ブルされる。

本実施例では、ＮＯＲゲート２３のーの入力端子には、
定電圧電源からの低レベル出力が常時供給される。そこ
で、一の主ワード線ＭＷＬがワード線ドライバｌ９によ
り、バス２４ａを介して供給されるデータに応じて選択
されると、ＮＯＲゲート２３から高レベル出力が対応す
る分割ワード線ＤＷＬに供給される。そこで、ライン／
ＹＯ上のデータに応じて例えばコラムスイッチ９６がイ
ネーブルされると、ビット線ＢＬ５及び丁ｒ■がリード
バス２６及びライトバス２７にそれぞれローカルセンス
アンプ９４及びローカルライトアンブ９２を介して、但
しローカルセンスアンプ９４及びローカルライトアンプ
９４がイネーブルされている場合に限り、接続される。

冗長ブロック１０５中のサブブロック３ではローカルラ
イトアンブ９２及びローカルセンスアンブ９４を制御す
るため、ＮＯＲゲート８８ａが設けられＮＯＲゲート８
８ａの出力がアンブ９２及び９４に供給される。ＮＯＲ
ゲート８８ａは一の入力端子をプログラムスイッチ９０
ｄを介してラインＹｌ及び／Ｙｌに接続されると共に、
他の入力端子をプログラムスイッチ９０ｃを介してライ
ンＹ２及び／Ｙ２に接続される。同様に、冗長ブロック
１０５中サブブロック４ではＮＯＲゲート８９ａが設け
られてこの出力によりローカルライトアンプ９２及びロ
ーカルセンスアンブ９４が制御される。その際ＮＯＲゲ
ート８９ａの一の入力端子はプログラムスイッチ９０ｆ
を介してラインＹｌ，／Ｙｌに接続され、他の入力端子
はプログラムスイッチ９０ｅを介してラインＹ２及び／
Ｙ２に接続される。一方、プログラムスイッチ９０ｃ〜
９０ｆは、例えばブロック１０２中のサブブロッ・クｌ
が選択された場合に、サブブロック１を選択するバス２
５の中のラインＹ２，／Ｙ２．Ｙ１．／Ｙｌ上のデータ
に応じてーのプログラムスイッチ、例えばプログラムス
イッチ９０ｃが選択されてＮＯＲゲート８８ａに低レベ
ル出力を供給する一方、プログラムスイッチ９０ｄが同
時にイネーブルされてＮＯＲゲート８８ａに供給される
低レベル出力を出力するように構成される。このように
構成されたプログラムスイッチ９０ｃ及び９０ｄを組合
せると、ＮＯＲゲート８８ａがイネーブルされて高レベ
ル出力を出力し、このＮｏＲゲート８８ａの出力に応じ
てローカルライトアンプ９２及びローカルセンスアンプ
９４がイネーブルされる。同じく、プログラムスイッチ
９０ｅ及び９０ｆも、他のブロック中のサブブロックの
選択に応じてサブブロック４を選択するように構成され
る。

第３図（Ａ）は通常ブロック１０２中のプログラムスイ
ッチ９０ａ．９０ｂとして使われる回路の回路図である
。図示したように、プログラムスイッチはノードｎ＋＋
ｎ＊で並列接続されたｐチャネルＭＯＳ｝ランジスタＴ
ｌとｎチャネルＭＯＳトランジスタＴ２よりなり、トラ
ンジスタＴ３〜Ｔ６よりなる駆動回路によりトリガされ
る。

ＮＡＮＤ回路、例えば回路８８．８９の出力はノードｎ
１に供給され、ローカルライトアンブ９２又は９３、及
びローカルセンスアンプ９４又は９５がノードｎ！に接
続される。ＭＯＳ｝ランジスタＴ３及びＴ４は駆動回路
中、第１段目のインバータ回路を形成し、出力をｎチャ
ネルＭＯＳ｝ランジスタＴ２に供給する。一方、ＭＯＳ
トランジスタＴ５及びＴ６は第２段目のインバータ回路
を形成し、出力をｐチャネルＭＯＳ｝−ランジスタのゲ
ートに供給する。トランジスタＴＩ及びＴ２の導通は駆
動回路の出力により制御され、一方駆動回路はトランジ
スタＴ３，Ｔ４のゲートに供給される制御電圧に応じて
制御される。この制ａ電圧は駆動回路入力側におけるヒ
ューズの有無により変化する。例えばヒューズが存在す
ればトランジスタＴＩ．Ｔ２は導通し、ＮＯＲゲート８
８の出力がローカルライトアンプ９２及びローカルセン
スアンプ９４に供給され、ヒューズが例えばレーザビー
ム照射等により溶断されるとＮＯＲゲート８８からロー
カルセンスアンプ、ローカルライトアンプへの出力の転
送が遮断される。このように、サブブロック中に欠陥メ
モリセルが含まれている場合にヒューズを選択的に溶断
することにより、通常ブロック中のプログラムスイッチ
を、これと協働するサブブロックの選択が抑止されるよ
うにプログラムすることが可能になる。

第３図（Ｂ）は冗長ブロック１０５で使われるプログラ
ムスイッチ９０ｃ．９０ｅの回路図である。各プログラ
ムスイッチは回路部分９００ａと９００ｂよりなり、回
路部分９００ａは第３図（Ａ）の回路とほぼ同様に形成
されるが、第２段目のインバータの出力がｎチャネルＭ
ＯＳ｝ランジスタＴ２のゲートに供給され第１段目のイ
ンバータの出力がｐチャネルＭＯＳ｝ランジスタＴ１の
ゲートに供給される。一方回路部分９００ｂは回路部分
９００ａと同一の回路であり、ノードＮで相互に接続さ
れる。第３図（Ｂ）の回路ではトランジスタＴＩ，Ｔ２
を接続するノードｎｌは回路がプログラムスイッチ９０
ｃあるか９０ｄであるかによりラインＹ２又は／Ｙ２に
接続され、一方回路部分９００ａ及び９００ｂのノード
ｎ２を相互接続するノードＮはＮＯＲ回路８８ａの入力
端子のーに接続される。同様に、他のプログラムスイッ
チ９０ｄ．９０ｆも同一の構成を有する。

第３図（Ｂ）の回路は、ヒューズを選択的に溶断するこ
とにより、バス２５ａを構成するラインＹｌ．／Ｙｌ．
Ｙ２及び／Ｙ２上に特定の組合せの入力データが現れた
場合にのみＮＯＲゲート８８ａが出力を生じるようにプ
ログラムすることができる。例えば、サブブロックｌの
かわりにサブブロック３を選択する動作を、回路９０ａ
のヒューズと回路９０ｃのヒューズを溶断することによ
り得ることができる。ヒューズを溶断しなければ冗長ブ
ロック１０５の切換えは生じない。

第４図（Ａ）はローカルセンスアンプ９４．９５の例を
示す回路図である。この回路はエミッタを共通にＭＯＳ
トランジスタＴ９を介して電源に接続されたバイボーラ
トランジスタＴ７，Ｔ８よりなり、各々のバイボーラト
ランジスタのコレクタはリードバス２６、を介してセン
スアンプ１０ａに接続される。トランジスタＴ７及びＴ
８はそのベースに、メモリセルアレイ１００の外部に延
在るビット線部分であるＣＢＬ，ｍを接続される。ロー
カルセンスアンプはＭＯＳトランジスタＴ９のゲートに
供給される制御信号に応じてオン及びオフされる。セン
スアンプ自体の動作は周知であるので説明を省路する。

第４図（Ｂ）はローカルライトアンプ９　２．９３の回
路側を示す。この回路はＭＯＳ｝ランジスタＴＩＯ〜Ｔ
１３よりなり、ライトアンプ１０ｂからライトバス２７
を介して供給されてデータ信号を増幅する。さらに、ロ
ーカルライトアンプは、別のＭＯＳ｝ランジスタＴ１４
及びＴ１５により、スイッチ９０ａ等のプログラムスイ
ッチより供給された制御信号／Ｓｅｌに応じてオンオフ
される。

ローカルライトアンプがオン、すなわちイネーブルされ
るとライトアンプ１０ｂからのデータがトランジスタＴ
１２，Ｔ１３の間のノードヘ増幅、出力され、さらにＣ
ＢＬ，１ｆｆＴを介してビット線対ＢＬ，丁Ｔに転送さ
れる。かかるローカルライトアンプの構成及び動作は周
知であり、以下その説明を省略する。

第４図（Ｃ）はコラムスイッチ９６〜９９の回路例を示
す。この回路は一対のＭＯＳ｝ランジス９Ｔ１　６，Ｔ
１７よ’）な？）、ビット線ＢＬ，Ｔｎ：とビット線Ｃ
ＢＬ，ＣＢＬとの間でスイッチを形成する。このスイッ
チはスイッチ９０の系のプログラムスイッチからの制御
信号／Ｓｅｌ及びその反転信号Ｓｅｔにより駆動される
。またトランジスタＴＩ８がビット線ＢＬ．丁ｒに接続
されているか、これは図示しないバイアス回路により通
常は夕一ンオフされている。以上の構成は周知であり、
説明を省略する。

第５図は本発明の動系を示すグラフである。

一般に、半導体記憶装置の歩留りは式 Ｙ　＝　Ｙ　ｃ　＊　＋　＋　ｘ　Ｙ　ｐ　＊　＊で表
される。ここで、Ｙ　ｃ　＊　ｌ　＋はメモリセルの歩
留り、Ｙ，．は周辺回路の歩留りである。以下では、パ
ラメータＹ　ｃ　ｅ　Ｉ　１のみを考える。

メモリセルアレイが分割ワード線構成を有していてｎ個
ブロックを含んでいる場合、歩留りＹｃ．，，は Ｙ　ｃ１，＝　　（ＹｓＬｏｃｘ）” で与えられる。

欠陥密度をδとすると、歩留りＹ　ｃ　＠　Ｉ　ＩはＹ
ｃ−ｚ＝　ｅＸｐ（　　Ａδ） で表すことができる。ここで、Ａはメモリセル面積であ
る。

従来の半導体記憶装置の場合、ｌブロック中平均して１
つの欠陥が冗長ブロックの選択により救済されるとする
と、歩留りＹ．ＬｏｃＫは冗長構成により Ｙ　ｓＬｏｃｗ　　＝　ｅｘｐ（−Ａδ）＋　Ａδ／ｎ
−ｅｘｐ（−Ａδ／ｎ）のように向上する。その際、メ
モリセル全体の歩留りは Ｙ　ｃ−　＋　＋　＝　（Ｙ＋Ｌｏｃｘ）”＝　（１＋
Ａδ／ｎ）”　・ｅｘｐ（−Ａδ）・・・＜１１ で与えられる。

一方、本発明のように、メモリセル中の欠陥をブロック
毎でなくメモリセルアレイ全体で救済した場合、 Ｙ　ｅ　−　１　１　”　ｅＸｐ（−Ａδ）＋ＡδｅＸ
Ｉ）（−Ａδ）＋（Ａδ）”／２１　　ｅｘｐ（−ａδ
）＋−・・＋（ａδ）″／ｍ　　Ｉ　　ｅｘｐ（−ａδ
）＝［１＋Ａδ＋（Ａδ戸八！＋・　＋（Ａδ）″″／
　　ｍｌｌ・ｅＸｐ（−Ａδ）・・・（２） となる。ここでメモリセル全体でｍ個の欠陥があるとし
ている。

第５図は式（１）及び式（２）を比較して示すグラフで
ある。この場合、チップサイズはＡδ＝５で定まる関係
にあるとする。第５図中、横軸はメモリセルアレイ全体
の冗長コラムの本数をあらわし、パラメータｎ又はｍに
対応する。この図より明らかなように、本発明の構成に
よれば、少ない冗長コラム本数で高い歩留りを得ること
が可能である。

換言すれば、本発明では冗長コラムの使用効率が改善さ
れる。

第７図は本発明による半導体メモリ装置の第２実施例を
示す。

本発明では、Ｙデコーダ２５により駆動されるアドレス
バス２５ａがラインＹ２．／Ｙ２，Ｙ３，／Ｙ３．Ｙ４
，／Ｙ４よりなり、各々第１実施例のプログラムスイッ
チ９０ｃ〜９０ｆと同一構成のプログラムスイッチ２３
２〜２４０がアドレスバス２５ａに接続されている。そ
の際、サブブロック２０１に対応ず−るスイッチ２３２
，２３３，２３４がラインＹ２．／Ｙ２．Ｙ３．／Ｙ３
．Ｙ４．／Ｙ４に接続され、出力信号が第ｌ実施例のＮ
ＯＲゲート８８ａ，８９ａに相当するＮＯＲゲート２４
１に供給され、ＮＯＲゲート２４１の出力に応じて第１
実施例のローカルライトアンプ９２，９３、ローカルセ
ンスアンプ９４．９５に相当するローカルライトアンプ
２４６及びローカルセンスアンプ２４９がイネーブルさ
れる。

本実施例ではまた、アドレスバス２５ａの一部をなす別
のアドレスバス２５ｂが設けられ、ＮｏＲゲート２３１
等を介してＹデコーダ２５に接続される。ここで、アド
レスバス２５ｂはラインＹｌ，／Ｙｌ，Ｙ２．／Ｙ２を
含み、コラムスイッチ２５２，２５３，２５４．２５５
を選択するとにより各サブブロック中でのコラム選択が
なされるｄ コラムイッチ２５２等は第１実施例のコラムスイッチと
同一の構成を有し、本実施例では各サブブロックに４個
ずつ設けられてラインＹ　Ｏ　，／Ｙ　Ｏ　．Ｙ１及び
／Ｙｌに出現する状態に応じて選択的にイネーブルされ
る。またプログラムスイッチ２３２〜２３４はバス２５
の上の特定の論理状態に応じてサブブロック２０１を選
択するようにプログラムされる。同様の構成がサブブロ
ック２０２，２０３等にも適用される。

第７図は第２図に対応した、本発明の第３実施例を示す
図である。

前記第１及び第２実施例と異り、本実施例は分割ワード
線ＤＷＬがＮＯＲゲート２３の一方の入力端子へのバイ
アスにより常時選択される構成とされておらず、そのか
わりに、分割ワード線ＤＷＬはバス２５の、特にライン
Ｙｌ，／Ｙｌ，Ｙ２．／Ｙ２に現れる論理状態に応じて
選択されるように構成されている。

このために、ＮＯＲゲート８８ａ及びＮＯＲゲート８９
ａより出力を供給されるＮＡＮＤゲート３０ｌが設けら
れ、このＮＡＮＤゲート３０１の出力によりＮＯＲゲー
ト２３が、プログラムスイッチ９００〜９０ｆに記憶さ
れたプログラムに従ってイネーブルされる。また、ＮＯ
Ｒゲート８６と８７とはＮＡＮＤゲート３０１の出力に
よりイネーブルされる。

本実施例では、冗長ブロックの分割ワード線は冗長セル
コラムが選択された場合のみ選択される。

その他は前記第ｌ実施例と同じであり、その説明を省略
する。

第９図は本発明の第４実施例を示す。この実施例ではサ
ブブロック構成は解消され、冗長ブロックへの切換えは
各セルコラム毎になされる。これに伴い、コラムスイッ
チも使用されない。本発明はこのような構成に対しても
有効である。本実施例の動作は先の説明から自明であり
、説明を省略する。

〔発明の効果〕

本発明は冗長コラムを各ブロック毎に設けるかわりに各
ブロックに共通に使用される冗長ブロックの形に形成し
たことにより、冗長コラムの使用効率が改善され、少い
冗長コラムでも記憶装置としての満足な動作が得られ、
これに伴い半導体記憶装置の小形化あるいは大容量化が
達成できる。

【図面の簡単な説明】

第ｌ図は本発明一実施例の全体図、 第２図は第ｌ図の要部を示す回路図、 第３図（Ａ）．（Ｂ）は第２図中のプログラムスイッチ
を示す回路図、 第４図（Ａ），（Ｂ），（Ｃ）は第２図中の各部を示す
回路図、 第５図は本発明の効果を示すグラフ、 第６図は本発明第２実施例を示す回路図、第７図は本発
明第３実施例を示す回路図、第８図は本発明第４実施例
を示す回路図、第９図は従来の半導体記憶装置の一例を
示す図である。 図において、 １０２，１０３．１０４はメモリブロック、１０５は冗
長ブロック、 １９．２４は行デコーダ手段、 ２５，１１１〜１１３は列デコーダ手段、２０〜２３は
スイッチ手段、 ９０ａ．９０ｂは第ｌのプログラム手段、９０ｃ〜９０
ｅは第２のプログラム手段、ＭＷＬは主ワード線、 ＤＷＬは分割ワード線、 ＢＬ，丁Ｔはビット線 を示す。

Claims (3)

【特許請求の範囲】
1. （１）各々メモリセルアレイよりなる複数のメモリブロ
   ック（１０２〜１０４）と、前記メモリブロック各々に
   設けられた複数の分割ワード線（ＤＷＬ）と、前記メモ
   リブロック各々に設けられた複数のビット線（ＢＬ、■
   ）と、前記メモリブロックに共通に設けられた複数の主
   ワード線（ＭＷＬ）と、第１のアドレスデータを供給さ
   れて選択信号を出力することにより主ワード線の一つを
   選択する行デコーダ手段（２４、１９）と、複数のメモ
   リブロックの各々において主ワード線と該主ワード線に
   対応する分割ワード線との間に設けられ第１の制御信号
   によって制御されるスイッチ手段（２０〜２２）と、第
   ２のアドレスデータを供給されて前記複数のメモリブロ
   ックのうちの一つを選択すると共に選択されたメモリブ
   ロックを指定する前記第１の制御信号を前記スイッチ手
   段に供給し、さらに選択されたメモリブロック中のうち
   の一つのビット線を第２の制御信号により選択する列デ
   コーダ手段（２５、１１１〜１１３）と、各々のメモリ
   ブロックにおいて前記列デコーダ手段とビット線との間
   に設けられ、該列デコーダ手段に協働し、不良のメモリ
   セルが接続されたビット線対を選択する特定の第２のア
   ドレスデータを与えられた場合に第２の制御信号を伝送
   させないようにする第１のプログラム制御手段（９０ａ
   、９０ｂ）と、前記第２の制御信号に応じて、選択され
   たビット線上のデータを読取る読取手段と、第２の制御
   信号に応じて、選択されたビット線上に書込データを転
   送する書込手段とよりなり、第１及び第２のアドレスデ
   ータに応じて、選択されたメモリブロック中の選択され
   た分割ワード線及びビット線で指定されるメモリセルに
   情報を書込み読取る半導体記憶装置であって、さらに、 メモリセルよりなる冗長ブロック（１０５）と； 前記冗長ブロック中に設けられた複数の分割ワード線（
   ＤＷＬ）と； 前記冗長ブロック中に設けられた複数のビット線（ＢＬ
   、■）と； 各々一の前記分割ワード線に対応する複数の主ワード線
   （ＭＷＬ）と； 前記冗長ブロックに設けられ、前記行デコーダ手段から
   選択信号を供給されて主ワード線を該主ワード線と対応
   する分割ワード線に接続するスイッチ手段（２３）と； 第２のアドレスデータを供給されて冗長ブロック中の一
   つのビット線を第３の制御信号により選択する冗長ブロ
   ック用列デコーダ手段（２５、１１４）と； 前記冗長ブロック用列デコーダ手段と前記冗長ブロック
   中のビット線との間に設けられ、前記特定の第２のアド
   レス信号が供給された場合のみ前記第３の制御信号を前
   記冗長ブロック中のビット線に供給してその選択を可能
   にする第２のプログラム手段（９０ｃ〜９０ｅ）とを有
   し； 前記読取手段及び書込手段は冗長ブロックのビット線に
   も接続されて、第３の制御信号に応じて冗長ブロック中
   のメモリセルよりデータを読出し書込むことを特徴とす
   る半導体記憶装置。
2. （２）前記冗長ブロックに設けられたスイッチ（２３）
   は、これに接続された主ワード線（ＭＷＬ）が選択され
   た場合に常に対応する分割ワード線（ＤＷＬ）を選択す
   るように構成されたことを特徴とする請求項１記載の半
   導体記憶装置。
3. （３）読取手段はメモリブロック及び冗長ブロックの各
   々に設けられて対応するビット線と接続された複数のセ
   ンスアンプよりなり、書込手段はメモリブロック及び冗
   長ブロックの各々に設けられて対応するビット線と接続
   された複数のライトアンプよりなり、メモリブロック及
   び冗長ブロックの各々において、一のセンスアンプ及び
   一のライトアンプにはサブブロックを構成する所定数の
   ビット線が接続され、第２のアドレスデータの一部分に
   より一のメモリブロック中の一のサブブロックが選択さ
   れ、選択されたサブブロックに欠陥メモリセルが含まれ
   ている場合、第１のプログラム手段はかかるサブブロッ
   クの選択を禁止し、第２のプログラム手段が冗長ブロッ
   ク中のサブブロックの選択を行うことを特徴とする請求
   項１記載の半導体記憶装置。