JPH09180493A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09180493A JPH09180493A JP8311797A JP31179796A JPH09180493A JP H09180493 A JPH09180493 A JP H09180493A JP 8311797 A JP8311797 A JP 8311797A JP 31179796 A JP31179796 A JP 31179796A JP H09180493 A JPH09180493 A JP H09180493A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 １入出力単位ブロック内の欠陥メモリセルを
周辺の入出力単位ブロック内の冗長メモリセルでリペア
できるような弾力的な冗長機能を有し、冗長効率の高い
半導体メモリ装置を提供する。 【解決手段】 ノーマル入出力パスと冗長入出力パスと
を別途独立に設け、冗長グローバル入出力パスＲＧＩＯ
には冗長入出力センスアンプブロックＲＩＯＳＡ１〜４
をそれぞれ設ける。ＲＩＯＳＡ１〜４はＲＧＩＯの本数
分備えられ、そしてそれぞれが、データ入出力ラインＤ
ＩＯの本数分のセンスアンプ３８〜４４をもつ。ＲＩＯ
ＳＡ１〜４のうちの一つがカラムアドレス情報ＣＡｉ，
ＣＡｊに応じて選択され、その選択された中のセンスア
ンプ３８〜４４のいずれか１つが欠陥ブロック選択情報
ＢＬＳｉＢ〜ｊＢに応じて活性化される。
周辺の入出力単位ブロック内の冗長メモリセルでリペア
できるような弾力的な冗長機能を有し、冗長効率の高い
半導体メモリ装置を提供する。 【解決手段】 ノーマル入出力パスと冗長入出力パスと
を別途独立に設け、冗長グローバル入出力パスＲＧＩＯ
には冗長入出力センスアンプブロックＲＩＯＳＡ１〜４
をそれぞれ設ける。ＲＩＯＳＡ１〜４はＲＧＩＯの本数
分備えられ、そしてそれぞれが、データ入出力ラインＤ
ＩＯの本数分のセンスアンプ３８〜４４をもつ。ＲＩＯ
ＳＡ１〜４のうちの一つがカラムアドレス情報ＣＡｉ，
ＣＡｊに応じて選択され、その選択された中のセンスア
ンプ３８〜４４のいずれか１つが欠陥ブロック選択情報
ＢＬＳｉＢ〜ｊＢに応じて活性化される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
冗長回路に関し、特に、カラム冗長に関する。
冗長回路に関し、特に、カラム冗長に関する。
【０００２】
【従来の技術】半導体メモリ装置の大容量・高集積化に
伴って、欠陥メモリセルを救済する冗長(redundancy)技
術の重要性が増している。現在の冗長技術は、欠陥ビッ
トをもっているノーマルメモリアレイをブロック単位で
スペアアレイに置き換える方式、或いは、欠陥ビットを
もつ欠陥ビットラインをスペアアレイ内のスペアビット
ラインに置き換える方式（カラム冗長）が主流を成して
いる。このような冗長技術では、半導体メモリ装置が高
密度化されるとその分、冗長に用いられるスペアアレイ
のための回路領域も制限されるために、できるだけ小面
積のスペアアレイでより多くの冗長を行えるようにする
効率性が重視されるようになっている。
伴って、欠陥メモリセルを救済する冗長(redundancy)技
術の重要性が増している。現在の冗長技術は、欠陥ビッ
トをもっているノーマルメモリアレイをブロック単位で
スペアアレイに置き換える方式、或いは、欠陥ビットを
もつ欠陥ビットラインをスペアアレイ内のスペアビット
ラインに置き換える方式（カラム冗長）が主流を成して
いる。このような冗長技術では、半導体メモリ装置が高
密度化されるとその分、冗長に用いられるスペアアレイ
のための回路領域も制限されるために、できるだけ小面
積のスペアアレイでより多くの冗長を行えるようにする
効率性が重視されるようになっている。
【０００３】カラム冗長方式の技術の一つとして、米国
特許第５，０４５，７２０号に開示のものがある。図１
に、この技術のスペアカラム選択回路に関連した回路構
成を示す。この図１に示すスペアカラム選択回路は、ノ
ーマルビットライン対６に接続されたノーマル入出力ラ
イン５とスペアビットライン対３に接続されたスペア入
出力ライン４との間に、スペアカラム選択のためのライ
ンスイッチング対１０ａ，１０ｂが設けられている。ラ
インスイッチング対１０ａ，１０ｂは、スペアカラムデ
コーダ１から出力されるクロックパルスφＤの活性化に
応じて駆動される。また、ノーマル入出力ライン５に
は、電源電圧Ｖｃｃにつながれたノーマル入出力ライン
プルアップ対２０ａ，２０ｂが設けられており、スペア
カラムデコーダ１から出力されるクロックパルスφＤの
非活性化に応じて駆動される。更に、クロックパルスφ
ＤはインバータＩ１で反転されてクロックパルスφＳＣ
Ｄとなり、これに従いスペア入出力ライン４とスペアビ
ットライン対３との間の接続制御を行うＮＭＯＳトラン
ジスタＭＳ１〜ＭＳ４が動作する。
特許第５，０４５，７２０号に開示のものがある。図１
に、この技術のスペアカラム選択回路に関連した回路構
成を示す。この図１に示すスペアカラム選択回路は、ノ
ーマルビットライン対６に接続されたノーマル入出力ラ
イン５とスペアビットライン対３に接続されたスペア入
出力ライン４との間に、スペアカラム選択のためのライ
ンスイッチング対１０ａ，１０ｂが設けられている。ラ
インスイッチング対１０ａ，１０ｂは、スペアカラムデ
コーダ１から出力されるクロックパルスφＤの活性化に
応じて駆動される。また、ノーマル入出力ライン５に
は、電源電圧Ｖｃｃにつながれたノーマル入出力ライン
プルアップ対２０ａ，２０ｂが設けられており、スペア
カラムデコーダ１から出力されるクロックパルスφＤの
非活性化に応じて駆動される。更に、クロックパルスφ
ＤはインバータＩ１で反転されてクロックパルスφＳＣ
Ｄとなり、これに従いスペア入出力ライン４とスペアビ
ットライン対３との間の接続制御を行うＮＭＯＳトラン
ジスタＭＳ１〜ＭＳ４が動作する。
【０００４】図２は、図１の回路の動作過程を示すタイ
ミング図である。図示のように、ローアドレスストロー
ブ信号ＲＡＳＢ（Ｂ＝反転の意味）とカラムアドレスス
トローブ信号ＣＡＳＢ（Ｂ＝反転の意味）がそれぞれ論
理“ロウ”レベルに遷移して活性化されると、外部から
入力されるローアドレスとカラムアドレスがアドレスバ
ッファ（図示略）にラッチされる。このローアドレスス
トローブ信号ＲＡＳＢの論理“ロウ”活性化からクロッ
クφＹまでの間に、ノーマルビットライン対６間のデー
タ感知が遂行される。そして、ノーマルビットライン対
６のデータは、ノーマルカラムデコーダ１１から図２の
ように出力されるクロックφＮＣＤの活性化に応じるＮ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のオンでパス(PATH)
へ伝達される。
ミング図である。図示のように、ローアドレスストロー
ブ信号ＲＡＳＢ（Ｂ＝反転の意味）とカラムアドレスス
トローブ信号ＣＡＳＢ（Ｂ＝反転の意味）がそれぞれ論
理“ロウ”レベルに遷移して活性化されると、外部から
入力されるローアドレスとカラムアドレスがアドレスバ
ッファ（図示略）にラッチされる。このローアドレスス
トローブ信号ＲＡＳＢの論理“ロウ”活性化からクロッ
クφＹまでの間に、ノーマルビットライン対６間のデー
タ感知が遂行される。そして、ノーマルビットライン対
６のデータは、ノーマルカラムデコーダ１１から図２の
ように出力されるクロックφＮＣＤの活性化に応じるＮ
ＭＯＳトランジスタＭＮ１〜ＭＮ４のオンでパス(PATH)
へ伝達される。
【０００５】スペアカラムラインの選択は、カラム選択
ヒューズボックス（図示略）内のヒューズ切断で決定さ
れる。スペアカラムラインの選択時でもノーマルカラム
デコーダ１１から出力されるクロックφＮＣＤはカラム
アドレス信号の入力によって活性化される。このとき、
ノーマルカラムラインの選択はスペアカラムラインと関
係なく定義することができ、このため、スペアカラムラ
インの選択時に発生する遅延がなくなる。即ち、スペア
カラム選択時には、スペアカラムデコーダ１からクロッ
クφＤが論理“ロウ”出力されてラインスイッチング対
１０ａ，１０ｂがターンオフすることにより、ノーマル
入出力ライン５及びノーマルビットライン対６の接続が
遮断される一方、クロックφＤを反転させたクロックφ
ＳＣＤの論理“ハイ”によりＮＭＯＳトランジスタＭＳ
１〜ＭＳ４がターンオンし、スペアビットライン対３の
データをパスへ伝達する。このように行われるスペアカ
ラム選択方法で、データアクセス速度の損失(Speed los
s)を抑制することができる。
ヒューズボックス（図示略）内のヒューズ切断で決定さ
れる。スペアカラムラインの選択時でもノーマルカラム
デコーダ１１から出力されるクロックφＮＣＤはカラム
アドレス信号の入力によって活性化される。このとき、
ノーマルカラムラインの選択はスペアカラムラインと関
係なく定義することができ、このため、スペアカラムラ
インの選択時に発生する遅延がなくなる。即ち、スペア
カラム選択時には、スペアカラムデコーダ１からクロッ
クφＤが論理“ロウ”出力されてラインスイッチング対
１０ａ，１０ｂがターンオフすることにより、ノーマル
入出力ライン５及びノーマルビットライン対６の接続が
遮断される一方、クロックφＤを反転させたクロックφ
ＳＣＤの論理“ハイ”によりＮＭＯＳトランジスタＭＳ
１〜ＭＳ４がターンオンし、スペアビットライン対３の
データをパスへ伝達する。このように行われるスペアカ
ラム選択方法で、データアクセス速度の損失(Speed los
s)を抑制することができる。
【０００６】また、ノーマルカラムのディスエーブル時
に、ノーマルカラムラインに接続したノーマル入出力ラ
イン５を、外部との間で読出／書込動作を行うパスから
分離させるため、スペアカラムをデコードする遅延がな
くなる。更に、読出モード時、スペアビットライン対３
のセンスアンプとノーマルビットライン対６のセンスア
ンプとの間の直流電流源が遮断される。従って、スペア
カラム選択時にビットラインのローディング効果が極め
て少なく、結果的に速い読出／書込動作を遂行できるよ
うになる。
に、ノーマルカラムラインに接続したノーマル入出力ラ
イン５を、外部との間で読出／書込動作を行うパスから
分離させるため、スペアカラムをデコードする遅延がな
くなる。更に、読出モード時、スペアビットライン対３
のセンスアンプとノーマルビットライン対６のセンスア
ンプとの間の直流電流源が遮断される。従って、スペア
カラム選択時にビットラインのローディング効果が極め
て少なく、結果的に速い読出／書込動作を遂行できるよ
うになる。
【０００７】
【発明が解決しようとする課題】上記従来技術では、速
い読出及び書込動作を行える反面、ノーマル入出力ライ
ン５とスペア入出力ライン４に同一入出力ラインを使用
するようにしているため、入出力単位ブロックに対しフ
レキシブル(flexible)な冗長を行えず、歩留りを上げる
ための冗長効率が低下することになっている。即ち、１
つのメモリブロック内のノーマルメモリセルの欠陥につ
いては、隣り合うメモリブロック内の冗長メモリセルア
レイ内の冗長セルでリペアすることができないので、冗
長の効率が悪く歩留りを上げられない。
い読出及び書込動作を行える反面、ノーマル入出力ライ
ン５とスペア入出力ライン４に同一入出力ラインを使用
するようにしているため、入出力単位ブロックに対しフ
レキシブル(flexible)な冗長を行えず、歩留りを上げる
ための冗長効率が低下することになっている。即ち、１
つのメモリブロック内のノーマルメモリセルの欠陥につ
いては、隣り合うメモリブロック内の冗長メモリセルア
レイ内の冗長セルでリペアすることができないので、冗
長の効率が悪く歩留りを上げられない。
【０００８】従って、本発明の目的は、１入出力単位ブ
ロック内の欠陥メモリセルを周辺の入出力単位ブロック
内の冗長メモリセルでリペアできるような入出力単位ブ
ロックに限定されない弾力的な冗長機能を有する半導体
メモリ装置を提供することにある。また、本発明の他の
目的は、ノーマルメモリセルアレイと冗長メモリセルア
レイを有する入出力単位ブロックにおいてノーマル入出
力パスと冗長入出力パスを独立的に形成し、他の入出力
単位ブロックの冗長にも使用できるようなフレキシブル
なカラム冗長機能を有するようにした半導体メモリ装置
を提供することにある。更に、本発明のまた他の目的
は、入出力単位ブロックにおけるノーマル入出力パスと
冗長入出力パスを独立的に形成し、入出力単位ブロック
内の欠陥セルを隣り合う入出力単位ブロック内の冗長セ
ルでリペアできるようにして、冗長の柔軟性を向上させ
た半導体メモリ装置を提供することにある。加えて、本
発明の更に他の目的は、チップサイズを増加させること
なく冗長効率を増大させ得る半導体メモリ装置を提供す
ることにある。
ロック内の欠陥メモリセルを周辺の入出力単位ブロック
内の冗長メモリセルでリペアできるような入出力単位ブ
ロックに限定されない弾力的な冗長機能を有する半導体
メモリ装置を提供することにある。また、本発明の他の
目的は、ノーマルメモリセルアレイと冗長メモリセルア
レイを有する入出力単位ブロックにおいてノーマル入出
力パスと冗長入出力パスを独立的に形成し、他の入出力
単位ブロックの冗長にも使用できるようなフレキシブル
なカラム冗長機能を有するようにした半導体メモリ装置
を提供することにある。更に、本発明のまた他の目的
は、入出力単位ブロックにおけるノーマル入出力パスと
冗長入出力パスを独立的に形成し、入出力単位ブロック
内の欠陥セルを隣り合う入出力単位ブロック内の冗長セ
ルでリペアできるようにして、冗長の柔軟性を向上させ
た半導体メモリ装置を提供することにある。加えて、本
発明の更に他の目的は、チップサイズを増加させること
なく冗長効率を増大させ得る半導体メモリ装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】このような目的のために
本発明は、多数の入出力単位ブロックにそれぞれ対応さ
せてデータ入出力ラインを有する半導体メモリ装置にお
いて、ノーマルメモリセルのノーマルメモリセルアレイ
と、冗長メモリセルの冗長メモリセルアレイと、前記ノ
ーマルセルアレイのビットラインデータを感知してノー
マルサブ入出力ラインへ伝えるノーマルセンスアンプの
ノーマルセンスアンプブロックと、前記冗長メモリセル
アレイのビットラインデータを感知して冗長サブ入出力
ラインへ伝える冗長センスアンプの冗長センスアンプブ
ロックと、前記ノーマルサブ入出力ラインへ伝えられた
データを受けるノーマルグローバル入出力パスに接続さ
れて伝達されるデータを感知増幅し、前記データ入出力
ラインのうちの対応するデータ入出力ラインへ出力する
ノーマル入出力センスアンプのノーマル入出力センスア
ンプブロックと、前記冗長サブ入出力ラインへ伝えられ
たデータを受ける冗長グローバル入出力パスに接続され
て伝達されるデータを感知増幅し、欠陥ブロック選択情
報に従って前記データ入出力ラインのいずれかへ出力す
る冗長入出力センスアンプの冗長入出力センスアンプブ
ロックと、を前記入出力単位ブロックごとに備えること
を特徴とする。
本発明は、多数の入出力単位ブロックにそれぞれ対応さ
せてデータ入出力ラインを有する半導体メモリ装置にお
いて、ノーマルメモリセルのノーマルメモリセルアレイ
と、冗長メモリセルの冗長メモリセルアレイと、前記ノ
ーマルセルアレイのビットラインデータを感知してノー
マルサブ入出力ラインへ伝えるノーマルセンスアンプの
ノーマルセンスアンプブロックと、前記冗長メモリセル
アレイのビットラインデータを感知して冗長サブ入出力
ラインへ伝える冗長センスアンプの冗長センスアンプブ
ロックと、前記ノーマルサブ入出力ラインへ伝えられた
データを受けるノーマルグローバル入出力パスに接続さ
れて伝達されるデータを感知増幅し、前記データ入出力
ラインのうちの対応するデータ入出力ラインへ出力する
ノーマル入出力センスアンプのノーマル入出力センスア
ンプブロックと、前記冗長サブ入出力ラインへ伝えられ
たデータを受ける冗長グローバル入出力パスに接続され
て伝達されるデータを感知増幅し、欠陥ブロック選択情
報に従って前記データ入出力ラインのいずれかへ出力す
る冗長入出力センスアンプの冗長入出力センスアンプブ
ロックと、を前記入出力単位ブロックごとに備えること
を特徴とする。
【００１０】この場合、ロー方向に隣り合ったノーマル
メモリセルアレイの間及び冗長メモリセルアレイに隣接
させて分割ワードラインドライバがそれぞれ配置され、
更に、カラム方向に隣り合ったノーマルメモリセルアレ
イの間及びカラム方向に隣り合った冗長メモリセルアレ
イの間にノーマルセンスアンプブロック及び冗長センス
アンプブロックがそれぞれ配置される構成とすることが
できる。そしてこのとき、ノーマルサブ入出力ラインと
冗長サブ入出力ラインはそれぞれノーマルセンスアンプ
ブロック及び冗長センスアンプブロック上でロー方向に
伸張し、これらノーマルサブ入出力ライン及び冗長サブ
入出力ラインはそれぞれノーマルグローバル入出力パス
及び冗長グローバル入出力パスに接続されて分離されて
いるものとすることができる。
メモリセルアレイの間及び冗長メモリセルアレイに隣接
させて分割ワードラインドライバがそれぞれ配置され、
更に、カラム方向に隣り合ったノーマルメモリセルアレ
イの間及びカラム方向に隣り合った冗長メモリセルアレ
イの間にノーマルセンスアンプブロック及び冗長センス
アンプブロックがそれぞれ配置される構成とすることが
できる。そしてこのとき、ノーマルサブ入出力ラインと
冗長サブ入出力ラインはそれぞれノーマルセンスアンプ
ブロック及び冗長センスアンプブロック上でロー方向に
伸張し、これらノーマルサブ入出力ライン及び冗長サブ
入出力ラインはそれぞれノーマルグローバル入出力パス
及び冗長グローバル入出力パスに接続されて分離されて
いるものとすることができる。
【００１１】この本発明の冗長入出力センスアンプブロ
ックは、少なくとも冗長グローバル入出力パスの本数分
備えられ、そして、この冗長入出力センスアンプブロッ
クがそれぞれ、前記冗長グローバル入出力パスに入力ノ
ードが接続され且つ出力ノードがデータ入出力ラインに
それぞれ独立して接続される前記データ入出力ライン数
分の冗長入出力センスアンプを含んでなるものとすると
よい。このとき、冗長入出力センスアンプブロックのう
ちの少なくとも一つをカラムアドレス情報に応じて選択
し、そして該選択冗長入出力センスアンプブロック中の
いずれか１つの冗長入出力センスアンプを欠陥ブロック
選択情報に応じて活性化させる冗長入出力センスアンプ
活性化回路を備えるようにする。更に、ノーマルメモリ
セル中の欠陥カラムアドレスをプログラムする冗長プロ
グラマブル手段に前記欠陥カラムアドレスが入力される
ことで冗長カラム選択ラインが活性化され、そして、各
入出力単位ブロックごとの欠陥カラムラインのアドレス
情報をプログラムするための１以上のカラムヒューズを
有してなる欠陥ブロック選択情報発生手段が、そのカラ
ムヒューズのプログラミング及び前記冗長カラム選択ラ
インの活性化に応じて欠陥ブロック選択情報を発生する
ものとするとよい。
ックは、少なくとも冗長グローバル入出力パスの本数分
備えられ、そして、この冗長入出力センスアンプブロッ
クがそれぞれ、前記冗長グローバル入出力パスに入力ノ
ードが接続され且つ出力ノードがデータ入出力ラインに
それぞれ独立して接続される前記データ入出力ライン数
分の冗長入出力センスアンプを含んでなるものとすると
よい。このとき、冗長入出力センスアンプブロックのう
ちの少なくとも一つをカラムアドレス情報に応じて選択
し、そして該選択冗長入出力センスアンプブロック中の
いずれか１つの冗長入出力センスアンプを欠陥ブロック
選択情報に応じて活性化させる冗長入出力センスアンプ
活性化回路を備えるようにする。更に、ノーマルメモリ
セル中の欠陥カラムアドレスをプログラムする冗長プロ
グラマブル手段に前記欠陥カラムアドレスが入力される
ことで冗長カラム選択ラインが活性化され、そして、各
入出力単位ブロックごとの欠陥カラムラインのアドレス
情報をプログラムするための１以上のカラムヒューズを
有してなる欠陥ブロック選択情報発生手段が、そのカラ
ムヒューズのプログラミング及び前記冗長カラム選択ラ
インの活性化に応じて欠陥ブロック選択情報を発生する
ものとするとよい。
【００１２】本発明ではまた、ノーマルサブ入出力ライ
ンとノーマルグローバル入出力パスとの間及び冗長サブ
入出力ラインと冗長グローバル入出力パスとの間に、そ
れぞれ独立させて伝送スイッチ手段が設けられる構成と
するとよい。
ンとノーマルグローバル入出力パスとの間及び冗長サブ
入出力ラインと冗長グローバル入出力パスとの間に、そ
れぞれ独立させて伝送スイッチ手段が設けられる構成と
するとよい。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１４】図３及び図４は、本発明によるカラム冗長
方式を採用した半導体メモリ装置のブロック図で、デー
タ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別
にデータを入出力する入出力単位ブロックＵＩＯＢｉ，
ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌについて、冗長入
出力パスとノーマル入出力パスが独立的に設けられた構
成が示されている。これにより、入出力単位ブロックＵ
ＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌに拘束
されることなくフレキシブルに冗長を使用し、ノーマル
メモリセルアレイ内の欠陥カラムラインを冗長メモリセ
ルアレイ内の冗長カラムラインにリペアできる構成とな
っている。
方式を採用した半導体メモリ装置のブロック図で、デー
タ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別
にデータを入出力する入出力単位ブロックＵＩＯＢｉ，
ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌについて、冗長入
出力パスとノーマル入出力パスが独立的に設けられた構
成が示されている。これにより、入出力単位ブロックＵ
ＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌに拘束
されることなくフレキシブルに冗長を使用し、ノーマル
メモリセルアレイ内の欠陥カラムラインを冗長メモリセ
ルアレイ内の冗長カラムラインにリペアできる構成とな
っている。
【００１５】同じ構成を有する４個の入出力単位ブロッ
クＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの
もつノーマルグローバル入出力パスＧＩＯｉ，ＧＩＯ
ｊ，ＧＩＯｋ，ＧＩＯｌは、４個の入出力センスアンプ
３０〜３６で構成されたノーマル入出力センスアンプブ
ロックＩＯＳＡを介しデータ入出力ラインＤＩＯｉ，Ｄ
ＩＯｊ，ＤＩＯｋ，ＤＩＯｌにそれぞれ専属させて接続
されている。更に、各データ入出力ラインＤＩＯｉ，Ｄ
ＩＯｊ，ＤＩＯｋ，ＤＩＯｌは、それぞれ独立したマル
チプレクサ及び増幅器（Multiplexer & Amplifier ：Ｍ
ＰＸ）を介して専属のデータ入出力ターミナルＤＱｉ，
ＤＱｊ，ＤＱｋ，ＤＱｌへ接続されている。
クＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの
もつノーマルグローバル入出力パスＧＩＯｉ，ＧＩＯ
ｊ，ＧＩＯｋ，ＧＩＯｌは、４個の入出力センスアンプ
３０〜３６で構成されたノーマル入出力センスアンプブ
ロックＩＯＳＡを介しデータ入出力ラインＤＩＯｉ，Ｄ
ＩＯｊ，ＤＩＯｋ，ＤＩＯｌにそれぞれ専属させて接続
されている。更に、各データ入出力ラインＤＩＯｉ，Ｄ
ＩＯｊ，ＤＩＯｋ，ＤＩＯｌは、それぞれ独立したマル
チプレクサ及び増幅器（Multiplexer & Amplifier ：Ｍ
ＰＸ）を介して専属のデータ入出力ターミナルＤＱｉ，
ＤＱｊ，ＤＱｋ，ＤＱｌへ接続されている。
【００１６】また、入出力単位ブロックＵＩＯＢｉ，Ｕ
ＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌのもつ冗長グローバ
ル入出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，Ｒ
ＧＩＯｌは、出力ノードがデータ入出力ラインＤＩＯ
ｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌのそれぞれに１ずつ
接続された４個の冗長入出力センスアンプ４０〜４８か
らなる冗長入出力センスアンプブロックＲＩＯＳＡ１〜
ＲＩＯＳＡ４に１ずつ接続されている。尚、ノーマルグ
ローバル入出力パスＧＩＯｉ，ＧＩＯｊ，ＧＩＯｋ，Ｇ
ＩＯｌと冗長グローバル入出力パスＲＧＩＯｉ，ＲＧＩ
Ｏｊ，ＲＧＩＯｋ，ＲＧＩＯｌのそれぞれは４対のライ
ンからなっている。
ＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌのもつ冗長グローバ
ル入出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，Ｒ
ＧＩＯｌは、出力ノードがデータ入出力ラインＤＩＯ
ｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌのそれぞれに１ずつ
接続された４個の冗長入出力センスアンプ４０〜４８か
らなる冗長入出力センスアンプブロックＲＩＯＳＡ１〜
ＲＩＯＳＡ４に１ずつ接続されている。尚、ノーマルグ
ローバル入出力パスＧＩＯｉ，ＧＩＯｊ，ＧＩＯｋ，Ｇ
ＩＯｌと冗長グローバル入出力パスＲＧＩＯｉ，ＲＧＩ
Ｏｊ，ＲＧＩＯｋ，ＲＧＩＯｌのそれぞれは４対のライ
ンからなっている。
【００１７】サブ入出力ラインＳＩＯとグローバル入出
力ラインＧＩＯで階級的入出力ライン(Hierarchical I/
O line) が構成され、ノーマルメモリセルアレイＭＣＡ
１，ＭＣＡ２（ＭＣＡ３，ＭＣＡ４）の間、及び、冗長
メモリセルアレイＲＣＡ１（ＲＣＡ２）と隣の入出力単
位ブロック内のノーマルメモリセルアレイＭＡＣ１（Ｍ
ＣＡ３）との水平的な離隔位置間（即ち冗長メモリセル
アレイに隣接させて）に、分割ワードラインドライバ
（Splited Word Line Driver：ＳＷＤ）が配列され、そ
の上部にそれぞれノーマルグローバル入出力パスＧＩＯ
ｉ，ＧＩＯｊ，ＧＩＯｋ，ＧＩＯｌと冗長グローバル入
出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，ＲＧＩ
Ｏｌとが独立的に形成されている。そして、入出力単位
ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯ
Ｂｌ内において、センスアンプの配列されたノーマルセ
ンスアンプブロックＳＡと冗長センスアンプブロックＲ
ＳＡには、ノーマルサブ入出力ラインＳＩＯｘ（ｘ＝
ｉ，ｊ，ｋ，ｌ）と冗長サブ入出力ラインＲＳＩＯｘが
独立的な別途のラインとして分離形成され、ノーマル動
作時と冗長動作時にそれぞれ異なるパスを使用すること
により、ビットラインの寄生負荷(parasitic bitline l
oading) を最小化し且つセルアレイが増加しない範囲内
でフレキシブルなリペア動作が行えるように構成されて
いる。ノーマルサブ入出力ラインＳＩＯｘと冗長サブ入
出力ラインＲＳＩＯｘはそれぞれ、ノーマルグローバル
入出力パスＧＩＯｘと冗長グローバル入出力パスＲＧＩ
Ｏｘに接続される。
力ラインＧＩＯで階級的入出力ライン(Hierarchical I/
O line) が構成され、ノーマルメモリセルアレイＭＣＡ
１，ＭＣＡ２（ＭＣＡ３，ＭＣＡ４）の間、及び、冗長
メモリセルアレイＲＣＡ１（ＲＣＡ２）と隣の入出力単
位ブロック内のノーマルメモリセルアレイＭＡＣ１（Ｍ
ＣＡ３）との水平的な離隔位置間（即ち冗長メモリセル
アレイに隣接させて）に、分割ワードラインドライバ
（Splited Word Line Driver：ＳＷＤ）が配列され、そ
の上部にそれぞれノーマルグローバル入出力パスＧＩＯ
ｉ，ＧＩＯｊ，ＧＩＯｋ，ＧＩＯｌと冗長グローバル入
出力パスＲＧＩＯｉ，ＲＧＩＯｊ，ＲＧＩＯｋ，ＲＧＩ
Ｏｌとが独立的に形成されている。そして、入出力単位
ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯ
Ｂｌ内において、センスアンプの配列されたノーマルセ
ンスアンプブロックＳＡと冗長センスアンプブロックＲ
ＳＡには、ノーマルサブ入出力ラインＳＩＯｘ（ｘ＝
ｉ，ｊ，ｋ，ｌ）と冗長サブ入出力ラインＲＳＩＯｘが
独立的な別途のラインとして分離形成され、ノーマル動
作時と冗長動作時にそれぞれ異なるパスを使用すること
により、ビットラインの寄生負荷(parasitic bitline l
oading) を最小化し且つセルアレイが増加しない範囲内
でフレキシブルなリペア動作が行えるように構成されて
いる。ノーマルサブ入出力ラインＳＩＯｘと冗長サブ入
出力ラインＲＳＩＯｘはそれぞれ、ノーマルグローバル
入出力パスＧＩＯｘと冗長グローバル入出力パスＲＧＩ
Ｏｘに接続される。
【００１８】このような入出力単位ブロックＵＩＯＢ
ｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの詳細な構成
について、入出力単位ブロックＵＩＯＢｉの構成を一例
として説明する。
ｉ，ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの詳細な構成
について、入出力単位ブロックＵＩＯＢｉの構成を一例
として説明する。
【００１９】相互に離間したノーマルメモリセルアレイ
ＭＣＡ１，ＭＣＡ２の間、ＭＣＡ３，ＭＣＡ４の間、そ
して、冗長メモリセルアレイＲＣＡ１と隣の入出力単位
ブロックＵＩＯＢｊ内のノーマルメモリセルアレイＭＣ
Ａ１との間には、ロー方向つまりワードライン方向に一
般的な構成を有するＳＷＤがそれぞれ配置されている。
また、ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ３の
間、ＭＣＡ２，ＭＣＡ４の間、そして、冗長メモリセル
アレイＲＣＡ１，ＲＡＣ２の間には、カラム方向つまり
ビットライン方向にノーマルセンスアンプブロックＳＡ
３，ＳＡ４と冗長センスアンプブロックＲＳＡ２がそれ
ぞれ配置されている。ノーマルメモリセルアレイＭＣＡ
１，ＭＣＡ３の領域はノーマルセルだけのアレイとさ
れ、ノーマルメモリセルアレイＭＣＡ２，ＭＣＡ４の領
域は、冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を含め
たノーマルセルとスペアセルのアレイとされる。
ＭＣＡ１，ＭＣＡ２の間、ＭＣＡ３，ＭＣＡ４の間、そ
して、冗長メモリセルアレイＲＣＡ１と隣の入出力単位
ブロックＵＩＯＢｊ内のノーマルメモリセルアレイＭＣ
Ａ１との間には、ロー方向つまりワードライン方向に一
般的な構成を有するＳＷＤがそれぞれ配置されている。
また、ノーマルメモリセルアレイＭＣＡ１，ＭＣＡ３の
間、ＭＣＡ２，ＭＣＡ４の間、そして、冗長メモリセル
アレイＲＣＡ１，ＲＡＣ２の間には、カラム方向つまり
ビットライン方向にノーマルセンスアンプブロックＳＡ
３，ＳＡ４と冗長センスアンプブロックＲＳＡ２がそれ
ぞれ配置されている。ノーマルメモリセルアレイＭＣＡ
１，ＭＣＡ３の領域はノーマルセルだけのアレイとさ
れ、ノーマルメモリセルアレイＭＣＡ２，ＭＣＡ４の領
域は、冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を含め
たノーマルセルとスペアセルのアレイとされる。
【００２０】センスアンプブロックＳＡ１〜ＳＡ６上に
形成されたサブ入出力ラインＳＩＯ、例えば、センスア
ンプブロックＳＡ３上に形成されたサブ入出力ラインＳ
ＩＯは、カラム方向上側のノーマルメモリセルアレイＭ
ＣＡ１のカラムラインと下側のノーマルメモリセルアレ
イＭＣＡ３のカラムラインとを共有し、そのノーマルセ
ルのデータをノーマルグローバル入出力パスＧＩＯｉへ
伝達する。そして、冗長センスアンプブロックＲＳＡ２
上に形成された冗長サブ入出力ラインＲＳＩＯは、カラ
ム方向上側の冗長メモリセルアレイＲＣＡ１と下型の冗
長メモリセルアレイＲＣＡ２のカラムラインとを共有
し、その冗長セルのデータを冗長グローバル入出力パス
ＲＩＯｉへ伝達する。
形成されたサブ入出力ラインＳＩＯ、例えば、センスア
ンプブロックＳＡ３上に形成されたサブ入出力ラインＳ
ＩＯは、カラム方向上側のノーマルメモリセルアレイＭ
ＣＡ１のカラムラインと下側のノーマルメモリセルアレ
イＭＣＡ３のカラムラインとを共有し、そのノーマルセ
ルのデータをノーマルグローバル入出力パスＧＩＯｉへ
伝達する。そして、冗長センスアンプブロックＲＳＡ２
上に形成された冗長サブ入出力ラインＲＳＩＯは、カラ
ム方向上側の冗長メモリセルアレイＲＣＡ１と下型の冗
長メモリセルアレイＲＣＡ２のカラムラインとを共有
し、その冗長セルのデータを冗長グローバル入出力パス
ＲＩＯｉへ伝達する。
【００２１】ノーマルグローバル入出力パスＧＩＯｉ
は、当該入出力単位ブロックＵＩＯＢｉのデータを該当
データ入出力ターミナルＤＱｉへ伝達するためのデータ
入出力ラインＤＩＯｉに出力ノードが接続された入出力
センスアンプブロックＩＯＳＡの入力ノードへ接続され
ている。この入出力センスアンプブロックＩＯＳＡは、
入力ノードがノーマルグローバルデータ入出力パスＧＩ
Ｏｉに接続され、出力ノードがデータ入出力ラインＤＩ
Ｏｉに共通接続された４つの入出力センスアンプ３０，
３２，３４，３６を備えている。入出力センスアンプブ
ロックＩＯＳＡ内の各入出力センスアンプ３０，３２，
３４，３６は、カラムアドレス信号ＣＡｉ，ＣＡｊ、カ
ラムアドレスエネーブル信号φＹＥ、ブロック選択情報
ＢＬＳｉをデコーディングする入出力センスアンプ活性
化回路ＩＯＳＥの出力により個別的に選択されてエネー
ブルされる。
は、当該入出力単位ブロックＵＩＯＢｉのデータを該当
データ入出力ターミナルＤＱｉへ伝達するためのデータ
入出力ラインＤＩＯｉに出力ノードが接続された入出力
センスアンプブロックＩＯＳＡの入力ノードへ接続され
ている。この入出力センスアンプブロックＩＯＳＡは、
入力ノードがノーマルグローバルデータ入出力パスＧＩ
Ｏｉに接続され、出力ノードがデータ入出力ラインＤＩ
Ｏｉに共通接続された４つの入出力センスアンプ３０，
３２，３４，３６を備えている。入出力センスアンプブ
ロックＩＯＳＡ内の各入出力センスアンプ３０，３２，
３４，３６は、カラムアドレス信号ＣＡｉ，ＣＡｊ、カ
ラムアドレスエネーブル信号φＹＥ、ブロック選択情報
ＢＬＳｉをデコーディングする入出力センスアンプ活性
化回路ＩＯＳＥの出力により個別的に選択されてエネー
ブルされる。
【００２２】冗長グローバルデータ入出力パスＲＧＩＯ
ｉは、図３及び図４に示した入出力単位ブロックの個数
に対応したライン対で構成される。例えば、入出力単位
ブロック数が図３及び図４のように４個である場合、冗
長グローバルデータ入出力パスＲＧＩＯｉは４対のライ
ンで構成される。冗長グローバルデータ入出力パスＲＧ
ＩＯｉ内の４対のラインは、それぞれ第１〜第４冗長入
出力センスアンプブロックＲＩＯＳＡｌ〜ＲＩＯＳＡ４
の入力ノードに接続される。この第１〜第４冗長入出力
センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４は、
データ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，Ｄ
ＩＯｌに各出力ノードがそれぞれ接続された冗長入出力
センスアンプ３８，４０，４２，４４を含んでいる。そ
して、第１〜第４冗長入出力センスアンプブロックＲＩ
ＯＳＡ１〜ＲＩＯＳＡ４は、カラムアドレス信号ＣＡ
ｉ，ＣＡｊ、カラムアドレスエネーブル信号φＹＥ、欠
陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋ
Ｂ，ＢＬＳｌＢをデコーディングする冗長入出力センス
アンプ活性化回路ＲＩＯＳＥの出力により個別的に選択
されてエネーブルされる。
ｉは、図３及び図４に示した入出力単位ブロックの個数
に対応したライン対で構成される。例えば、入出力単位
ブロック数が図３及び図４のように４個である場合、冗
長グローバルデータ入出力パスＲＧＩＯｉは４対のライ
ンで構成される。冗長グローバルデータ入出力パスＲＧ
ＩＯｉ内の４対のラインは、それぞれ第１〜第４冗長入
出力センスアンプブロックＲＩＯＳＡｌ〜ＲＩＯＳＡ４
の入力ノードに接続される。この第１〜第４冗長入出力
センスアンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４は、
データ入出力ラインＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，Ｄ
ＩＯｌに各出力ノードがそれぞれ接続された冗長入出力
センスアンプ３８，４０，４２，４４を含んでいる。そ
して、第１〜第４冗長入出力センスアンプブロックＲＩ
ＯＳＡ１〜ＲＩＯＳＡ４は、カラムアドレス信号ＣＡ
ｉ，ＣＡｊ、カラムアドレスエネーブル信号φＹＥ、欠
陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋ
Ｂ，ＢＬＳｌＢをデコーディングする冗長入出力センス
アンプ活性化回路ＲＩＯＳＥの出力により個別的に選択
されてエネーブルされる。
【００２３】図５は、図３及び図４に示した入出力単位
ブロックを選択する信号を発生するための回路構成を示
す。この回路は、欠陥カラムラインのアドレスをプログ
ラムするためのカラムヒューズ回路６０〜６３と、カラ
ムヒューズ回路６０〜６３の出力を論理演算して欠陥カ
ラムラインの含まれた欠陥ブロック選択情報ＢＬＳｉ
Ｂ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢを発生させる
論理組合回路と、から構成される欠陥ブロック選択情報
発生手段である。カラムヒューズ回路６０〜６３のそれ
ぞれは、欠陥カラムラインのアドレスをプログラムする
ためのカラムヒューズボックスＣＦｉをそれぞれ内蔵し
ている。
ブロックを選択する信号を発生するための回路構成を示
す。この回路は、欠陥カラムラインのアドレスをプログ
ラムするためのカラムヒューズ回路６０〜６３と、カラ
ムヒューズ回路６０〜６３の出力を論理演算して欠陥カ
ラムラインの含まれた欠陥ブロック選択情報ＢＬＳｉ
Ｂ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢを発生させる
論理組合回路と、から構成される欠陥ブロック選択情報
発生手段である。カラムヒューズ回路６０〜６３のそれ
ぞれは、欠陥カラムラインのアドレスをプログラムする
ためのカラムヒューズボックスＣＦｉをそれぞれ内蔵し
ている。
【００２４】図６は、図５に示したカラムヒューズボッ
クスの構成を示す。この回路は、ヒューズプログラミン
グに従い、欠陥アドレス信号が入力されるときに冗長カ
ラム選択ラインＲＣＳＬを活性化する冗長プログラマブ
ル手段（冗長カラムデコーダ）５０と、欠陥の生じたカ
ラムラインを含む入出力単位ブロックの情報を発生する
ための多数のブロック選択ヒューズ５２，５４，５６，
５８と、から構成される。各ブロック選択ヒューズ５
２，５４，５６，５８は、電源電圧Ｖｃｃと第１ノード
Ｎ１との間に接続されたヒューズ１１１と、第１ノード
Ｎ１に接続され、ヒューズ１１１の切断状態電位を感知
するインバータ１１２と、第１ノードＮ１と接地電圧Ｖ
ｓｓとの間にチャネルが接続され、初期化信号及びイン
バータ１１２からのヒューズ切断状態信号を各ゲート入
力としてスイッチングされる２つのＮＭＯＳトランジス
タ６４，６６と、冗長プログラマブル手段５０から出力
される冗長カラム選択ラインＲＣＳＬの信号及びインバ
ータ１１２の出力信号の活性化に応じて欠陥ブロック情
報を活性化させるＮＡＮＤゲート６８と、から構成され
る。
クスの構成を示す。この回路は、ヒューズプログラミン
グに従い、欠陥アドレス信号が入力されるときに冗長カ
ラム選択ラインＲＣＳＬを活性化する冗長プログラマブ
ル手段（冗長カラムデコーダ）５０と、欠陥の生じたカ
ラムラインを含む入出力単位ブロックの情報を発生する
ための多数のブロック選択ヒューズ５２，５４，５６，
５８と、から構成される。各ブロック選択ヒューズ５
２，５４，５６，５８は、電源電圧Ｖｃｃと第１ノード
Ｎ１との間に接続されたヒューズ１１１と、第１ノード
Ｎ１に接続され、ヒューズ１１１の切断状態電位を感知
するインバータ１１２と、第１ノードＮ１と接地電圧Ｖ
ｓｓとの間にチャネルが接続され、初期化信号及びイン
バータ１１２からのヒューズ切断状態信号を各ゲート入
力としてスイッチングされる２つのＮＭＯＳトランジス
タ６４，６６と、冗長プログラマブル手段５０から出力
される冗長カラム選択ラインＲＣＳＬの信号及びインバ
ータ１１２の出力信号の活性化に応じて欠陥ブロック情
報を活性化させるＮＡＮＤゲート６８と、から構成され
る。
【００２５】図７は、この例のメモリにおける動作タイ
ミング図で、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢ
ｊ，ＵＩＯＢｋ，ＵＩＯＢｌ中のいずれか一つの入出力
単位ブロックＵＩＯＢｘにおけるノーマルメモリセルア
レイ内のカラムラインに欠陥が生じたときに、冗長メモ
リセルアレイ内の冗長カラムラインでリペアする過程を
示している。
ミング図で、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢ
ｊ，ＵＩＯＢｋ，ＵＩＯＢｌ中のいずれか一つの入出力
単位ブロックＵＩＯＢｘにおけるノーマルメモリセルア
レイ内のカラムラインに欠陥が生じたときに、冗長メモ
リセルアレイ内の冗長カラムラインでリペアする過程を
示している。
【００２６】以下、図３〜図７を参照して詳細に動作説
明する。
明する。
【００２７】まず最初に、ノーマルメモリセルアレイＭ
ＣＡ内のデータをデータ入出力ターミナルＤＱｉへ伝達
するデータパスについて説明する。
ＣＡ内のデータをデータ入出力ターミナルＤＱｉへ伝達
するデータパスについて説明する。
【００２８】例えば入出力単位ブロックＵＩＯＢｉ内の
多数のノーマルメモリセルアレイＭＣＡ１〜ＭＣＡ４の
ビットライン対は、フォールデッド形センスアンプ(Fol
dedtype sense amplifier) の構造を有する。従って、
ノーマルメモリセルアレイＭＣＡ１内においてカラム方
向上側に位置したセンスアンプブロックＳＡ１に接続さ
れる一本のビットライン対ＢＬ／ＢＬＢ（Ｂ＝反転の意
味）に隣接したビットライン対ＢＬ／ＢＬＢは、カラム
方向下側に位置したセンスアンプブロックＳＡ３に接続
される。また、ノーマルメモリセルアレイＭＣＡ３にお
いても同様で、センスアンプブロックＳＡ３に接続され
る一本のビットライン対ＢＬ／ＢＬＢに隣り合う別のビ
ットライン対ＢＬ／ＢＬＢは、カラム方向下側に位置し
たセンスアンプブロックＳＡ５に接続される。
多数のノーマルメモリセルアレイＭＣＡ１〜ＭＣＡ４の
ビットライン対は、フォールデッド形センスアンプ(Fol
dedtype sense amplifier) の構造を有する。従って、
ノーマルメモリセルアレイＭＣＡ１内においてカラム方
向上側に位置したセンスアンプブロックＳＡ１に接続さ
れる一本のビットライン対ＢＬ／ＢＬＢ（Ｂ＝反転の意
味）に隣接したビットライン対ＢＬ／ＢＬＢは、カラム
方向下側に位置したセンスアンプブロックＳＡ３に接続
される。また、ノーマルメモリセルアレイＭＣＡ３にお
いても同様で、センスアンプブロックＳＡ３に接続され
る一本のビットライン対ＢＬ／ＢＬＢに隣り合う別のビ
ットライン対ＢＬ／ＢＬＢは、カラム方向下側に位置し
たセンスアンプブロックＳＡ５に接続される。
【００２９】ノーマルメモリセルアレイＭＣＡ１，ＭＣ
Ａ３内の全てのビットライン対ＢＬ／ＢＬＢの電位レベ
ルは、カラム方向に配置されたセンスアンプブロックＳ
Ａ１，ＳＡ３，ＳＡ５内の多数のセンスアンプにより感
知増幅される。このようにセンスアンプブロックＳＡ
１，ＳＡ３，ＳＡ５により感知増幅されるデータは、各
ビットライン対ＢＬ／ＢＬＢの終端とノーマルサブ入出
力ラインＳＩＯとの間に設けられたカラム選択トランジ
スタ或いはパストランジスタ（図示略）を介しノーマル
サブ入出力ラインＳＩＯへそれぞれ伝送される。このと
き、そのカラム選択トランジスタ或いはパストランジス
タのゲートは一般的な方法にて選択できる。例えば、カ
ラムデコーダ（図示略）のカラムアドレスデコーディン
グにより活性化されるカラム選択ライン(column select
line:ＣＳＬ) によりオン状態にスイッチングされる。
Ａ３内の全てのビットライン対ＢＬ／ＢＬＢの電位レベ
ルは、カラム方向に配置されたセンスアンプブロックＳ
Ａ１，ＳＡ３，ＳＡ５内の多数のセンスアンプにより感
知増幅される。このようにセンスアンプブロックＳＡ
１，ＳＡ３，ＳＡ５により感知増幅されるデータは、各
ビットライン対ＢＬ／ＢＬＢの終端とノーマルサブ入出
力ラインＳＩＯとの間に設けられたカラム選択トランジ
スタ或いはパストランジスタ（図示略）を介しノーマル
サブ入出力ラインＳＩＯへそれぞれ伝送される。このと
き、そのカラム選択トランジスタ或いはパストランジス
タのゲートは一般的な方法にて選択できる。例えば、カ
ラムデコーダ（図示略）のカラムアドレスデコーディン
グにより活性化されるカラム選択ライン(column select
line:ＣＳＬ) によりオン状態にスイッチングされる。
【００３０】多数のセンスアンプブロックＳＡ１，ＳＡ
３，ＳＡ５上にそれぞれ形成されたノーマルサブ入出力
ラインＳＩＯは、４対のラインからなるノーマルグロー
バル入出力パスＧＩＯｉに対応接続されている。これら
ノーマルサブ入出力ラインＳＩＯのそれぞれとノーマル
グローバル入出力パスＧＩＯｉの４対のラインとは、パ
ストランジスタ或いは伝送トランジスタや伝送ゲート
（図示略）を介して接続され、これらがカラムアドレス
情報により制御されてデータが伝送される。そして、４
対のノーマルグローバル入出力パスＧＩＯｉは、その各
ライン対に割り当てられた入出力センスアンプ３０，３
２，３４，３６の入力ノードにそれぞれ接続される。こ
の入出力センスアンプブロックＩＯＳＡ内の各入出力セ
ンスアンプ３０，３２，３４，３６は、入出力センスア
ンプ活性化回路ＩＯＳＥの出力により選択的にエネーブ
ルされてデータを感知増幅し、入出力単位ブロックＵＩ
ＯＢｉに対応するデータ入出力ラインＤＩＯｉへ伝送す
る。
３，ＳＡ５上にそれぞれ形成されたノーマルサブ入出力
ラインＳＩＯは、４対のラインからなるノーマルグロー
バル入出力パスＧＩＯｉに対応接続されている。これら
ノーマルサブ入出力ラインＳＩＯのそれぞれとノーマル
グローバル入出力パスＧＩＯｉの４対のラインとは、パ
ストランジスタ或いは伝送トランジスタや伝送ゲート
（図示略）を介して接続され、これらがカラムアドレス
情報により制御されてデータが伝送される。そして、４
対のノーマルグローバル入出力パスＧＩＯｉは、その各
ライン対に割り当てられた入出力センスアンプ３０，３
２，３４，３６の入力ノードにそれぞれ接続される。こ
の入出力センスアンプブロックＩＯＳＡ内の各入出力セ
ンスアンプ３０，３２，３４，３６は、入出力センスア
ンプ活性化回路ＩＯＳＥの出力により選択的にエネーブ
ルされてデータを感知増幅し、入出力単位ブロックＵＩ
ＯＢｉに対応するデータ入出力ラインＤＩＯｉへ伝送す
る。
【００３１】入出力センスアンプ活性化回路ＩＯＳＥ
は、入出力単位ブロックＵＩＯＢｉを活性化させるブロ
ック選択情報ＢＬＳｉの論理“ロウ”でエネーブルされ
る。このブロック選択情報ＢＬＳｉは、図６に示したカ
ラムヒューズボックスＣＦｉを含んで構成された図５の
入出力単位ブロック選択回路の出力によって活性化され
る。正常アクセス動作、即ち、全ての入出力単位ブロッ
クＵＩＯＢｘ内のノーマルメモリセルアレイに欠陥がな
い場合には、図６に示したカラムヒューズボックスＣＦ
ｉ内のヒューズ１１１は切断されない。従って、図５に
示した全てのカラムヒューズボックスＣＦ１〜ＣＦｎが
動作しないので、全カラムヒューズボックスＣＦ１〜Ｃ
Ｆｎの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌから論理“ハ
イ”信号が出力される。このように全てのカラムヒュー
ズボックスＣＦ１〜ＣＦｎが動作しないと、ＮＡＮＤゲ
ート９６〜１０２の出力端子にそれぞれ接続されたイン
バータから欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊ
Ｂ，ＢＬＳｋＢ，ＢＬＳｌＢが全て論理“ハイ”で出力
される。これにより、欠陥入出力単位ブロックを選択す
る欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬ
ＳｋＢ，ＢＬＳｌＢと反対の論理レベルを有するブロッ
ク選択情報ＢＬＳｉ（ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌ）
は、入出力単位ブロックＵＩＯＢｉ内の入出力センスア
ンプ活性化回路ＩＯＳＥを論理“ロウ”で活性化させ
る。このブロック選択情報ＢＬＳｉにより活性化された
入出力センスアンプ活性化回路ＩＯＳＥは、カラムアド
レスエネーブル信号φＹＥの活性周期に入力されるカラ
ムアドレス信号ＣＡｉ，ＣＡｊをデコーディングし、４
個の入出力センスアンプ３０，３２，３４，３６のうち
の一つをエネーブルさせる。
は、入出力単位ブロックＵＩＯＢｉを活性化させるブロ
ック選択情報ＢＬＳｉの論理“ロウ”でエネーブルされ
る。このブロック選択情報ＢＬＳｉは、図６に示したカ
ラムヒューズボックスＣＦｉを含んで構成された図５の
入出力単位ブロック選択回路の出力によって活性化され
る。正常アクセス動作、即ち、全ての入出力単位ブロッ
クＵＩＯＢｘ内のノーマルメモリセルアレイに欠陥がな
い場合には、図６に示したカラムヒューズボックスＣＦ
ｉ内のヒューズ１１１は切断されない。従って、図５に
示した全てのカラムヒューズボックスＣＦ１〜ＣＦｎが
動作しないので、全カラムヒューズボックスＣＦ１〜Ｃ
Ｆｎの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌから論理“ハ
イ”信号が出力される。このように全てのカラムヒュー
ズボックスＣＦ１〜ＣＦｎが動作しないと、ＮＡＮＤゲ
ート９６〜１０２の出力端子にそれぞれ接続されたイン
バータから欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊ
Ｂ，ＢＬＳｋＢ，ＢＬＳｌＢが全て論理“ハイ”で出力
される。これにより、欠陥入出力単位ブロックを選択す
る欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬ
ＳｋＢ，ＢＬＳｌＢと反対の論理レベルを有するブロッ
ク選択情報ＢＬＳｉ（ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌ）
は、入出力単位ブロックＵＩＯＢｉ内の入出力センスア
ンプ活性化回路ＩＯＳＥを論理“ロウ”で活性化させ
る。このブロック選択情報ＢＬＳｉにより活性化された
入出力センスアンプ活性化回路ＩＯＳＥは、カラムアド
レスエネーブル信号φＹＥの活性周期に入力されるカラ
ムアドレス信号ＣＡｉ，ＣＡｊをデコーディングし、４
個の入出力センスアンプ３０，３２，３４，３６のうち
の一つをエネーブルさせる。
【００３２】ノーマル動作において、データ入出力ター
ミナルＤＱｊ，ＤＱｋ，ＤＱｌに対応する入出力単位ブ
ロックＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌも上記同様
の動作でアクセスされる。即ち、各入出力単位ブロック
ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの入出力センスア
ンプブロックＩＯＳＡの出力は、それぞれのブロック選
択情報ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌに応じて対応する
データ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌへ伝
送され、データ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩ
Ｏｌに供給された出力データは、該当のマルチプレクサ
及び増幅器ＭＰＸを介してデータ入出力ターミナルＤＱ
ｊ，ＤＱｋ，ＤＱｌへ伝送される。このような動作によ
り、ノーマルセル内のデータ読出及び書込動作が行われ
る。このノーマルアクセスの間、入出力単位ブロックＵ
ＩＯＢｘ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２
に対する冗長関連情報としての欠陥ブロック選択情報Ｂ
ＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢと冗長
カラム選択ラインＲＣＳＬが活性化されないことによ
り、冗長セルデータの入出力に関連したパスは動作しな
い。
ミナルＤＱｊ，ＤＱｋ，ＤＱｌに対応する入出力単位ブ
ロックＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌも上記同様
の動作でアクセスされる。即ち、各入出力単位ブロック
ＵＩＯＢｊ，ＵＩＯＢｋ，ＵＩＯＢｌの入出力センスア
ンプブロックＩＯＳＡの出力は、それぞれのブロック選
択情報ＢＬＳｊ，ＢＬＳｋ，ＢＬＳｌに応じて対応する
データ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌへ伝
送され、データ入出力ラインＤＩＯｊ，ＤＩＯｋ，ＤＩ
Ｏｌに供給された出力データは、該当のマルチプレクサ
及び増幅器ＭＰＸを介してデータ入出力ターミナルＤＱ
ｊ，ＤＱｋ，ＤＱｌへ伝送される。このような動作によ
り、ノーマルセル内のデータ読出及び書込動作が行われ
る。このノーマルアクセスの間、入出力単位ブロックＵ
ＩＯＢｘ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２
に対する冗長関連情報としての欠陥ブロック選択情報Ｂ
ＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢと冗長
カラム選択ラインＲＣＳＬが活性化されないことによ
り、冗長セルデータの入出力に関連したパスは動作しな
い。
【００３３】各入出力単位ブロックＵＩＯＢｉ，ＵＩＯ
Ｂｊ，ＵＩＯＢｋ，ＵＩＯＢｌにおける冗長メモリセル
アレイ内の冗長カラムは、欠陥カラムアドレスに対応す
るアドレスプログラムヒューズの切断により、その選択
が決定される。例えば、図６に示した冗長プログラマブ
ル手段（よく知られたもので可）５０内の欠陥アドレス
のプログラムを行うヒューズ切断により、冗長カラム選
択ラインＲＣＳＬがエネーブルされて冗長カラムライン
が選択される。このような冗長カラムラインのエネーブ
ルは、一般的な半導体メモリ装置のカラム冗長動作とほ
ぼ同様にして実行される。そして、冗長カラム選択ライ
ンＲＣＳＬがエネーブルされると、即ち論理“ハイ”に
活性化されると、冗長メモリセルアレイＲＣＡ１，ＲＣ
Ａ２内のビットライン対ＢＬ／ＢＬＢがアクセスされる
ことになる。これについて、入出力単位ブロックＵＩＯ
Ｂｉ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を例
にあげて説明する。
Ｂｊ，ＵＩＯＢｋ，ＵＩＯＢｌにおける冗長メモリセル
アレイ内の冗長カラムは、欠陥カラムアドレスに対応す
るアドレスプログラムヒューズの切断により、その選択
が決定される。例えば、図６に示した冗長プログラマブ
ル手段（よく知られたもので可）５０内の欠陥アドレス
のプログラムを行うヒューズ切断により、冗長カラム選
択ラインＲＣＳＬがエネーブルされて冗長カラムライン
が選択される。このような冗長カラムラインのエネーブ
ルは、一般的な半導体メモリ装置のカラム冗長動作とほ
ぼ同様にして実行される。そして、冗長カラム選択ライ
ンＲＣＳＬがエネーブルされると、即ち論理“ハイ”に
活性化されると、冗長メモリセルアレイＲＣＡ１，ＲＣ
Ａ２内のビットライン対ＢＬ／ＢＬＢがアクセスされる
ことになる。これについて、入出力単位ブロックＵＩＯ
Ｂｉ内の冗長メモリセルアレイＲＣＡ１，ＲＣＡ２を例
にあげて説明する。
【００３４】冗長メモリセルアレイＲＣＡ１の一本のビ
ットライン対ＢＬ／ＢＬＢはフォールデッド形センスア
ンプ構造なので、冗長センスアンプブロックＲＳＡ１へ
のビットライン対ＢＬ／ＢＬＢに隣り合う他のビットラ
インＢＬ／ＢＬＢは、カラム方向下側に配置された冗長
センスアンプブロックＲＳＡ２へ接続される。そして、
冗長メモリセルアレイＲＣＡ２のビットライン対ＢＬ／
ＢＬＢも同様で、カラム方向上側に位置した冗長センス
アンプブロックＲＳＡ２に接続されるビットライン対Ｂ
Ｌ／ＢＬＢに隣り合う他のビットライン対ＢＬ／ＢＬＢ
は、カラム方向下側に位置した冗長センスアンプブロッ
クＲＳＡ３に接続される。
ットライン対ＢＬ／ＢＬＢはフォールデッド形センスア
ンプ構造なので、冗長センスアンプブロックＲＳＡ１へ
のビットライン対ＢＬ／ＢＬＢに隣り合う他のビットラ
インＢＬ／ＢＬＢは、カラム方向下側に配置された冗長
センスアンプブロックＲＳＡ２へ接続される。そして、
冗長メモリセルアレイＲＣＡ２のビットライン対ＢＬ／
ＢＬＢも同様で、カラム方向上側に位置した冗長センス
アンプブロックＲＳＡ２に接続されるビットライン対Ｂ
Ｌ／ＢＬＢに隣り合う他のビットライン対ＢＬ／ＢＬＢ
は、カラム方向下側に位置した冗長センスアンプブロッ
クＲＳＡ３に接続される。
【００３５】冗長メモリセルアレイＲＣＡ１，ＲＣＡ２
のビットライン対ＢＬ／ＢＬＢのデータは、冗長センス
アンプブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の動作に
より感知増幅され、各ビットライン対ＢＬ／ＢＬＢの終
端に設けられたパストランジスタなどの伝送スイッチ手
段を介し冗長サブ入出力ラインＲＩＳＯへ伝送される。
例えば、冗長ビットライン対ＢＬ／ＢＬＢと冗長サブ入
出力ラインＲＩＳＯとの間に設けられたスイッチ手段が
パストランジスタである場合には、図６に示した冗長プ
ログラマブル手段５０の出力である冗長カラム選択ライ
ンＲＣＳＬが論理“ハイ”にエネーブルされるときに該
当パストランジスタがターンオンする。冗長センスアン
プブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の上部に位置
した各冗長サブ入出力ラインＲＩＳＯは、４対の冗長グ
ローバル入出力パスＲＧＩＯｉのそれぞれに接続され、
この冗長サブ入出力ラインＲＩＳＯの各ラインと冗長グ
ローバル入出力パスＲＧＩＯｉの各ラインとの間は、パ
ストランジスタや伝送ゲート等の伝送スイッチ手段によ
り接続される。
のビットライン対ＢＬ／ＢＬＢのデータは、冗長センス
アンプブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の動作に
より感知増幅され、各ビットライン対ＢＬ／ＢＬＢの終
端に設けられたパストランジスタなどの伝送スイッチ手
段を介し冗長サブ入出力ラインＲＩＳＯへ伝送される。
例えば、冗長ビットライン対ＢＬ／ＢＬＢと冗長サブ入
出力ラインＲＩＳＯとの間に設けられたスイッチ手段が
パストランジスタである場合には、図６に示した冗長プ
ログラマブル手段５０の出力である冗長カラム選択ライ
ンＲＣＳＬが論理“ハイ”にエネーブルされるときに該
当パストランジスタがターンオンする。冗長センスアン
プブロックＲＳＡ１，ＲＳＡ２，ＲＳＡ３の上部に位置
した各冗長サブ入出力ラインＲＩＳＯは、４対の冗長グ
ローバル入出力パスＲＧＩＯｉのそれぞれに接続され、
この冗長サブ入出力ラインＲＩＳＯの各ラインと冗長グ
ローバル入出力パスＲＧＩＯｉの各ラインとの間は、パ
ストランジスタや伝送ゲート等の伝送スイッチ手段によ
り接続される。
【００３６】冗長グローバル入出力パスＲＧＩＯｉの各
ライン対は、入出力単位ブロック数に対応するデータ入
出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別に出
力ノードをもつ各冗長入出力センスアンプブロックＲＩ
ＯＳＡ１〜ＲＩＯＳＡ４の入力ノードにそれぞれ接続さ
れている。４つの冗長入出力センスアンプＲＩＯＳＡ１
〜ＲＩＯＳＡ４は、冗長入出力センスアンプ活性化回路
ＲＩＯＳＥの出力により選択的に活性化され、冗長グロ
ーバル入出力パスＲＧＩＯｉのデータを該当するデータ
入出力ターミナルＤＱｘへ伝送する。
ライン対は、入出力単位ブロック数に対応するデータ入
出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱｌ別に出
力ノードをもつ各冗長入出力センスアンプブロックＲＩ
ＯＳＡ１〜ＲＩＯＳＡ４の入力ノードにそれぞれ接続さ
れている。４つの冗長入出力センスアンプＲＩＯＳＡ１
〜ＲＩＯＳＡ４は、冗長入出力センスアンプ活性化回路
ＲＩＯＳＥの出力により選択的に活性化され、冗長グロ
ーバル入出力パスＲＧＩＯｉのデータを該当するデータ
入出力ターミナルＤＱｘへ伝送する。
【００３７】冗長入出力センスアンプ活性化回路ＲＩＯ
ＳＥは、カラムアドレスエネーブル信号φＹＥ、カラム
アドレス信号ＣＡｉ，ＣＡｊ、欠陥単位入出力ブロック
を選択する欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊ
Ｂ，ＢＬＳｋＢ，ＢＬＳｌＢをデコーディングし、４個
の冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩ
ＯＳＡ４うちの一つをエネーブルさせ、更にその中の冗
長入出力センスアンプ３８〜４４のうちの欠陥入出力単
位ブロックに該当したデータ入出力ラインＤＩＯｊ，Ｄ
ＩＯｋ，ＤＩＯｌに対応する冗長入出力センスアンプを
活性化させる。このように欠陥ブロック選択情報及びカ
ラムアドレス信号の入力によって一つの冗長入出力セン
スアンプブロックがエネーブルされると、ノーマルセル
の欠陥をもつ入出力単位ブロックのカラムがリペアされ
る。即ち、入出力単位ブロックＵＩＯｉ，ＵＩＯｊ，Ｕ
ＩＯｋ，ＵＩＯｌにそれぞれ対応するデータ入出力ター
ミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱ１の全てに、４対
のラインから構成された冗長グローバル入出力パスＲＧ
ＩＯｘの各ラインは接続されており、冗長では、冗長入
出力センスアンプ活性化回路ＲＩＯＳＥの出力により、
欠陥のあるノーマルメモリセルのカラムラインを、いず
れの入出力単位ブロックの冗長カラムラインをもってし
てもリペアすることができる。
ＳＥは、カラムアドレスエネーブル信号φＹＥ、カラム
アドレス信号ＣＡｉ，ＣＡｊ、欠陥単位入出力ブロック
を選択する欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊ
Ｂ，ＢＬＳｋＢ，ＢＬＳｌＢをデコーディングし、４個
の冗長入出力センスアンプブロックＲＩＯＳＡ１〜ＲＩ
ＯＳＡ４うちの一つをエネーブルさせ、更にその中の冗
長入出力センスアンプ３８〜４４のうちの欠陥入出力単
位ブロックに該当したデータ入出力ラインＤＩＯｊ，Ｄ
ＩＯｋ，ＤＩＯｌに対応する冗長入出力センスアンプを
活性化させる。このように欠陥ブロック選択情報及びカ
ラムアドレス信号の入力によって一つの冗長入出力セン
スアンプブロックがエネーブルされると、ノーマルセル
の欠陥をもつ入出力単位ブロックのカラムがリペアされ
る。即ち、入出力単位ブロックＵＩＯｉ，ＵＩＯｊ，Ｕ
ＩＯｋ，ＵＩＯｌにそれぞれ対応するデータ入出力ター
ミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱ１の全てに、４対
のラインから構成された冗長グローバル入出力パスＲＧ
ＩＯｘの各ラインは接続されており、冗長では、冗長入
出力センスアンプ活性化回路ＲＩＯＳＥの出力により、
欠陥のあるノーマルメモリセルのカラムラインを、いず
れの入出力単位ブロックの冗長カラムラインをもってし
てもリペアすることができる。
【００３８】冗長入出力センスアンプ活性化回路ＲＩＯ
ＳＥに入力される欠陥ブロック選択情報ＢＬＳｉＢ，Ｂ
ＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢは、図６のようなカ
ラムヒューズボックスＣＦｉを含んで構成された図５の
回路により発生する。即ち、図６のようなカラムヒュー
ズボックスＣＦｉ内のブロック選択ヒューズ５２〜５８
内のヒューズ１１１を切断すると共に冗長プログラマブ
ル手段５０内のヒューズを切断して欠陥カラムに対応す
るカラムアドレスのプログラムを行うと、冗長プログラ
マブル手段５０の出力である冗長カラム選択ラインＲＣ
ＳＬが論理“ハイ”にエネーブルされると同時に、図６
のようなカラムヒューズ回路内のカラムヒューズボック
スの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌのうちの一つが論
理“ロウ”レベルに遷移する。つまり、図５のように構
成されたカラムヒューズ回路内のカラムヒューズボック
スＣＦ１〜ＣＦ４やカラムヒューズボックスＣＦ５〜Ｃ
Ｆ８などの中の一つのカラムヒューズボックスＣＦｉが
動作して出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌ中の一つが論
理“ロウ”に遷移する。このように多数のカラムヒュー
ズボックス中の一つのカラムヒューズボックスが動作す
ると、その出力を演算する論理組合回路から、欠陥ブロ
ック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，Ｂ
ＬＳｌＢ中の一つが論理“ロウ”レベルに遷移して出力
される。
ＳＥに入力される欠陥ブロック選択情報ＢＬＳｉＢ，Ｂ
ＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢは、図６のようなカ
ラムヒューズボックスＣＦｉを含んで構成された図５の
回路により発生する。即ち、図６のようなカラムヒュー
ズボックスＣＦｉ内のブロック選択ヒューズ５２〜５８
内のヒューズ１１１を切断すると共に冗長プログラマブ
ル手段５０内のヒューズを切断して欠陥カラムに対応す
るカラムアドレスのプログラムを行うと、冗長プログラ
マブル手段５０の出力である冗長カラム選択ラインＲＣ
ＳＬが論理“ハイ”にエネーブルされると同時に、図６
のようなカラムヒューズ回路内のカラムヒューズボック
スの出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌのうちの一つが論
理“ロウ”レベルに遷移する。つまり、図５のように構
成されたカラムヒューズ回路内のカラムヒューズボック
スＣＦ１〜ＣＦ４やカラムヒューズボックスＣＦ５〜Ｃ
Ｆ８などの中の一つのカラムヒューズボックスＣＦｉが
動作して出力端子Ａｉ，Ａｊ，Ａｋ，Ａｌ中の一つが論
理“ロウ”に遷移する。このように多数のカラムヒュー
ズボックス中の一つのカラムヒューズボックスが動作す
ると、その出力を演算する論理組合回路から、欠陥ブロ
ック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，Ｂ
ＬＳｌＢ中の一つが論理“ロウ”レベルに遷移して出力
される。
【００３９】例えば、入出力単位ブロックＵＩＯＢｉ内
のノーマルカラムラインに欠陥が生じ、これをリペアす
るために入出力単位ブロックＵＩＯＢｊ内の冗長カラム
を使用するとすれば、まず、入出力単位ブロックＵＩＯ
Ｂｉの欠陥カラムアドレスに応じて、この場合、入出力
単位ブロックＵＩＯＢｊに属するカラムヒューズ回路６
１におけるヒューズボックスＣＦ８内のヒューズを切断
して冗長プログラムを行う。これにより、該入出力単位
ブロックＵＩＯＢｊにおいて冗長プログラマブル手段５
０による冗長カラム選択ラインＲＣＳＬが選択され、そ
して欠陥ブロック選択情報ＢＬＳｉＢが論理“ロウ”に
活性化される。一方、その他の欠陥ブロック選択情報は
論理“ハイ”を保持する。出力された欠陥ブロック選択
情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢ
は各入出力単位ブロック内に位置した全ての冗長入出力
センスアンプ活性化回路ＲＩＯＳＥに入力されるので、
入出力単位ブロックＵＩＯＢｊの冗長入出力センスアン
プ活性化回路ＲＩＯＳＥは、カラムアドレス信号ＣＡ
ｉ，ＣＡｊに応じて冗長入出力センスアンプブロックＲ
ＩＯＳＡ１〜ＲＩＯＳＡ４のいずれかを選択し、そして
欠陥ブロック選択情報ＢＬＳｉＢに応じてその中の冗長
入出力センスアンプ３８を選択して活性化させる。従っ
て、入出力単位ブロックＵＩＯＢｉ内の欠陥カラムライ
ンを入出力単位ブロックＵＩＯＢｊ内の冗長カラムライ
ンでリペアし、入出力単位ブロックＵＩＯＢｉに対応す
るデータ入出力ラインＤＩＯｉを利用してアクセスする
ことができる。
のノーマルカラムラインに欠陥が生じ、これをリペアす
るために入出力単位ブロックＵＩＯＢｊ内の冗長カラム
を使用するとすれば、まず、入出力単位ブロックＵＩＯ
Ｂｉの欠陥カラムアドレスに応じて、この場合、入出力
単位ブロックＵＩＯＢｊに属するカラムヒューズ回路６
１におけるヒューズボックスＣＦ８内のヒューズを切断
して冗長プログラムを行う。これにより、該入出力単位
ブロックＵＩＯＢｊにおいて冗長プログラマブル手段５
０による冗長カラム選択ラインＲＣＳＬが選択され、そ
して欠陥ブロック選択情報ＢＬＳｉＢが論理“ロウ”に
活性化される。一方、その他の欠陥ブロック選択情報は
論理“ハイ”を保持する。出力された欠陥ブロック選択
情報ＢＬＳｉＢ，ＢＬＳｊＢ，ＢＬＳｋＢ，ＢＬＳｌＢ
は各入出力単位ブロック内に位置した全ての冗長入出力
センスアンプ活性化回路ＲＩＯＳＥに入力されるので、
入出力単位ブロックＵＩＯＢｊの冗長入出力センスアン
プ活性化回路ＲＩＯＳＥは、カラムアドレス信号ＣＡ
ｉ，ＣＡｊに応じて冗長入出力センスアンプブロックＲ
ＩＯＳＡ１〜ＲＩＯＳＡ４のいずれかを選択し、そして
欠陥ブロック選択情報ＢＬＳｉＢに応じてその中の冗長
入出力センスアンプ３８を選択して活性化させる。従っ
て、入出力単位ブロックＵＩＯＢｉ内の欠陥カラムライ
ンを入出力単位ブロックＵＩＯＢｊ内の冗長カラムライ
ンでリペアし、入出力単位ブロックＵＩＯＢｉに対応す
るデータ入出力ラインＤＩＯｉを利用してアクセスする
ことができる。
【００４０】このような冗長動作においては、欠陥ビッ
トつまり欠陥カラムラインの存在する入出力単位ブロッ
クを選択するブロック選択情報ＢＬＳｉ，ＢＬＳｊ，Ｂ
ＬＳｋ，ＢＬＳｌがディスエーブルされることになり、
従ってノーマル入出力センスアンプ活性化回路ＩＯＳＥ
がディスエネーブルされ、ノーマル入出力センスアンプ
ブロックＩＳＯＡは動作しない。即ち、ノーマルパスに
位置した回路は動作しないことになる。このような過程
は、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩ
ＯＢｋ，ＵＩＯＢｌごとに４対のノーマルグローバル入
出力パスＧＩＯｉと４対の冗長グローバル入出力パスＲ
ＧＩＯｉとが別途独立して存在することにより可能にな
る。
トつまり欠陥カラムラインの存在する入出力単位ブロッ
クを選択するブロック選択情報ＢＬＳｉ，ＢＬＳｊ，Ｂ
ＬＳｋ，ＢＬＳｌがディスエーブルされることになり、
従ってノーマル入出力センスアンプ活性化回路ＩＯＳＥ
がディスエネーブルされ、ノーマル入出力センスアンプ
ブロックＩＳＯＡは動作しない。即ち、ノーマルパスに
位置した回路は動作しないことになる。このような過程
は、入出力単位ブロックＵＩＯＢｉ，ＵＩＯＢｊ，ＵＩ
ＯＢｋ，ＵＩＯＢｌごとに４対のノーマルグローバル入
出力パスＧＩＯｉと４対の冗長グローバル入出力パスＲ
ＧＩＯｉとが別途独立して存在することにより可能にな
る。
【００４１】以上のように、図３及び図４に示したメモ
リによれば、入出力パスをノーマルセルをアクセスする
ノーマルパスと冗長セルをアクセスする冗長パスとに分
離したことにより、入出力単位ブロックのフレキシブル
な冗長方式を実現できる。
リによれば、入出力パスをノーマルセルをアクセスする
ノーマルパスと冗長セルをアクセスする冗長パスとに分
離したことにより、入出力単位ブロックのフレキシブル
な冗長方式を実現できる。
【００４２】次に、冗長パスによる冗長セルの出力過程
を図６のタイミング図を参照して説明する。
を図６のタイミング図を参照して説明する。
【００４３】ローアドレスストローブＲＡＳＢとカラム
アドレスストローブＣＡＳＢが図６のように論理“ロ
ウ”レベルに活性化されると、ロー及びカラムアドレス
が通常通りラッチされる。ビットライン対ＢＬ／ＢＬＢ
上のデータ電圧の感知は、ローアドレスストローブＲＡ
ＳＢが論理“ロウ”に活性化されてからカラムエネーブ
ル信号φＹＥがエネーブルされるまでに行われる。そし
て、スペアカラムつまり冗長カラムラインが選択される
ために、論理“ハイ”のリセットパルスＲＥＳＥＴが発
生した後に、冗長カラム選択ラインＲＣＳＬが入力され
たカラムアドレス信号に応じて論理“ハイ”に活性化さ
れる。このような冗長カラムラインの選択は、よく知ら
れているヒューズの切断状態に応じて行われる。この冗
長カラム選択ラインＲＣＳＬの論理“ハイ”活性化と共
に、欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，Ｂ
ＬＳｋＢ，ＢＬＳｌＢのうちの欠陥カラムラインのアド
レスをもつ欠陥ブロック選択情報が論理“ロウ”にエネ
ーブルされる。
アドレスストローブＣＡＳＢが図６のように論理“ロ
ウ”レベルに活性化されると、ロー及びカラムアドレス
が通常通りラッチされる。ビットライン対ＢＬ／ＢＬＢ
上のデータ電圧の感知は、ローアドレスストローブＲＡ
ＳＢが論理“ロウ”に活性化されてからカラムエネーブ
ル信号φＹＥがエネーブルされるまでに行われる。そし
て、スペアカラムつまり冗長カラムラインが選択される
ために、論理“ハイ”のリセットパルスＲＥＳＥＴが発
生した後に、冗長カラム選択ラインＲＣＳＬが入力され
たカラムアドレス信号に応じて論理“ハイ”に活性化さ
れる。このような冗長カラムラインの選択は、よく知ら
れているヒューズの切断状態に応じて行われる。この冗
長カラム選択ラインＲＣＳＬの論理“ハイ”活性化と共
に、欠陥ブロック選択情報ＢＬＳｉＢ，ＢＬＳｊＢ，Ｂ
ＬＳｋＢ，ＢＬＳｌＢのうちの欠陥カラムラインのアド
レスをもつ欠陥ブロック選択情報が論理“ロウ”にエネ
ーブルされる。
【００４４】冗長カラム選択ラインＲＣＳＬに従い冗長
サブ入出力ラインＲＳＩＯから冗長グローバル入出力パ
スＲＧＩＯｉへデータが伝送され、この冗長グローバル
入出力パスＲＧＩＯｘのデータは、冗長入出力センスア
ンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４へ送られる。
このとき、欠陥ブロック選択情報により冗長入出力セン
スアンプ活性化回路ＲＩＯＳＥが駆動され、この冗長入
出力センスアンプ活性化回路ＲＩＯＳＥの出力に従い１
ブロック中１６個の冗長入出力センスアンプのうちの一
つが選択されてデータ入出力ラインＤＩＯ１，ＤＩＯ
ｊ，ＤＩＯｋ，ＤＩＯｌのいずれかへデータが伝送され
る。そして、データ入出力ラインへ送られたデータは、
対応するマルチプレクサ及び増幅器ＭＰＸを通じて該当
データ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱ
ｌへ伝達される。
サブ入出力ラインＲＳＩＯから冗長グローバル入出力パ
スＲＧＩＯｉへデータが伝送され、この冗長グローバル
入出力パスＲＧＩＯｘのデータは、冗長入出力センスア
ンプブロックＲＩＯＳＡ１〜ＲＩＯＳＡ４へ送られる。
このとき、欠陥ブロック選択情報により冗長入出力セン
スアンプ活性化回路ＲＩＯＳＥが駆動され、この冗長入
出力センスアンプ活性化回路ＲＩＯＳＥの出力に従い１
ブロック中１６個の冗長入出力センスアンプのうちの一
つが選択されてデータ入出力ラインＤＩＯ１，ＤＩＯ
ｊ，ＤＩＯｋ，ＤＩＯｌのいずれかへデータが伝送され
る。そして、データ入出力ラインへ送られたデータは、
対応するマルチプレクサ及び増幅器ＭＰＸを通じて該当
データ入出力ターミナルＤＱｉ，ＤＱｊ，ＤＱｋ，ＤＱ
ｌへ伝達される。
【００４５】
【発明の効果】本発明によれば、入出力パスをノーマル
セル用のノーマルパスと冗長セル用の冗長パスとに分離
して入出力単位ブロックでフレキシブルな冗長を実現し
たので、冗長効率を向上させ歩留りを上げられるという
利点がある。また、冗長効率がよいので冗長セルを増や
さずにすみ、高集積に有利である。
セル用のノーマルパスと冗長セル用の冗長パスとに分離
して入出力単位ブロックでフレキシブルな冗長を実現し
たので、冗長効率を向上させ歩留りを上げられるという
利点がある。また、冗長効率がよいので冗長セルを増や
さずにすみ、高集積に有利である。
【図１】従来のカラム冗長方式での回路図。
【図２】図１の回路の動作タイミングを説明する信号波
形図。
形図。
【図３】本発明によるカラム冗長方式での回路図。
【図４】図３に続く回路図。
【図５】図３及び図４中の入出力単位ブロックを選択す
る信号を発生するための構成を示す回路図。
る信号を発生するための構成を示す回路図。
【図６】図５中に示したカラムヒューズボックスの構成
を示す回路図。
を示す回路図。
【図７】図３及び図４の回路の動作タイミングを説明す
る信号波形図。
る信号波形図。
ＭＣＡ ノーマルメモリセルアレイ ＲＣＡ 冗長メモリセルアレイ ＳＡ ノーマルセンスアンプブロック ＲＳＡ 冗長センスアンプブロック ＳＷＤ 分割ワードラインドライバ ＩＯＳＥ ノーマル入出力センスアンプ活性化回路 ＩＯＳＡ ノーマル入出力センスアンプブロック ＲＩＯＳＥ 冗長入出力センスアンプ活性化回路 ＲＩＯＳＡ 冗長入出力センスアンプブロック ＳＩＯ ノーマルサブ入出力ライン ＲＳＩＯ 冗長サブ入出力ライン ＧＩＯ ノーマルグローバル入出力パス ＲＧＩＯ 冗長グローバル入出力パス ＤＩＯ データ入出力ライン ＤＱ データ入出力ターミナル ＢＬＳｉＢ〜ＢＬＳＢｌ 欠陥ブロック選択情報
Claims (7)
- 【請求項１】 多数の入出力単位ブロックにそれぞれ対
応させてデータ入出力ラインを有する半導体メモリ装置
において、 ノーマルメモリセルのノーマルメモリセルアレイと、冗
長メモリセルの冗長メモリセルアレイと、前記ノーマル
セルアレイのビットラインデータを感知してノーマルサ
ブ入出力ラインへ伝えるノーマルセンスアンプのノーマ
ルセンスアンプブロックと、前記冗長メモリセルアレイ
のビットラインデータを感知して冗長サブ入出力ライン
へ伝える冗長センスアンプの冗長センスアンプブロック
と、前記ノーマルサブ入出力ラインへ伝えられたデータ
を受けるノーマルグローバル入出力パスに接続されて伝
達されるデータを感知増幅し、前記データ入出力ライン
のうちの対応するデータ入出力ラインへ出力するノーマ
ル入出力センスアンプのノーマル入出力センスアンプブ
ロックと、前記冗長サブ入出力ラインへ伝えられたデー
タを受ける冗長グローバル入出力パスに接続されて伝達
されるデータを感知増幅し、欠陥ブロック選択情報に従
って前記データ入出力ラインのいずれかへ出力する冗長
入出力センスアンプの冗長入出力センスアンプブロック
と、を前記入出力単位ブロックごとに備えたことを特徴
とする半導体メモリ装置。 - 【請求項２】 ロー方向に隣り合ったノーマルメモリセ
ルアレイの間及び冗長メモリセルアレイに隣接させて分
割ワードラインドライバがそれぞれ配置され、更に、カ
ラム方向に隣り合ったノーマルメモリセルアレイの間及
びカラム方向に隣り合った冗長メモリセルアレイの間に
ノーマルセンスアンプブロック及び冗長センスアンプブ
ロックがそれぞれ配置される請求項１記載の半導体メモ
リ装置。 - 【請求項３】 ノーマルサブ入出力ラインと冗長サブ入
出力ラインはそれぞれノーマルセンスアンプブロック及
び冗長センスアンプブロック上でロー方向に伸張し、こ
れらノーマルサブ入出力ライン及び冗長サブ入出力ライ
ンはそれぞれノーマルグローバル入出力パス及び冗長グ
ローバル入出力パスに接続されて分離されている請求項
２記載の半導体メモリ装置。 - 【請求項４】 冗長入出力センスアンプブロックは少な
くとも冗長グローバル入出力パスの本数分備えられ、そ
して、この冗長入出力センスアンプブロックがそれぞ
れ、前記冗長グローバル入出力パスに入力ノードが接続
され且つ出力ノードがデータ入出力ラインにそれぞれ独
立して接続される前記データ入出力ライン数分の冗長入
出力センスアンプを含んでなる請求項１〜３のいずれか
１項に記載の半導体メモリ装置。 - 【請求項５】 冗長入出力センスアンプブロックのうち
の少なくとも一つをカラムアドレス情報に応じて選択
し、そして該選択冗長入出力センスアンプブロック中の
いずれか１つの冗長入出力センスアンプを欠陥ブロック
選択情報に応じて活性化させる冗長入出力センスアンプ
活性化回路を備える請求項４記載の半導体メモリ装置。 - 【請求項６】 ノーマルメモリセル中の欠陥カラムアド
レスをプログラムする冗長プログラマブル手段に前記欠
陥カラムアドレスが入力されることで冗長カラム選択ラ
インが活性化され、そして、各入出力単位ブロックごと
の欠陥カラムラインのアドレス情報をプログラムするた
めの１以上のカラムヒューズを有してなる欠陥ブロック
選択情報発生手段が、そのカラムヒューズのプログラミ
ング及び前記冗長カラム選択ラインの活性化に応じて欠
陥ブロック選択情報を発生する請求項５記載の半導体メ
モリ装置。 - 【請求項７】 ノーマルサブ入出力ラインとノーマルグ
ローバル入出力パスとの間及び冗長サブ入出力ラインと
冗長グローバル入出力パスとの間に、それぞれ独立させ
て伝送スイッチ手段が設けられる請求項１〜６のいずれ
か１項に記載の半導体メモリ装置。
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