JPH03164845A - アドレス変換バッファ方式 - Google Patents
アドレス変換バッファ方式Info
- Publication number
- JPH03164845A JPH03164845A JP1302130A JP30213089A JPH03164845A JP H03164845 A JPH03164845 A JP H03164845A JP 1302130 A JP1302130 A JP 1302130A JP 30213089 A JP30213089 A JP 30213089A JP H03164845 A JPH03164845 A JP H03164845A
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- JP
- Japan
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- tlb
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/681—Multi-level TLB, e.g. microTLB and main TLB
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想記憶方式の情報処理装置で用いるアドレ
ス変換バッファのヒツト率を高め、かつ低コストにて製
造が可能な処理装置に関する。
ス変換バッファのヒツト率を高め、かつ低コストにて製
造が可能な処理装置に関する。
仮想記憶装置の電子計算機では、実メモリへのアクセス
時間の短縮がシステムとしての処理性能を左右する大き
な鍵を握っている。実際に実メモリへのアクセスを行な
う場合には、論理アドレスから物理アドレスへのアドレ
ス変換が必要であるため、このアドレス変換の高速化が
システムの処理性能を向上させる１つの要因となる。こ
のため通常、アドレス変換バッファ（以下、ＴＬＢと略
す）を用いてアドレス変換時間の削減を実現している、
ＴＬｎのエントリを全論理ページアドレスと１対１に対
応させることにより、ヒツト率１００％のＴＬＩ３を実
現できるが、この場合、莫大な量の高速バッファが必要
となり、コスト面から現実的でない、限られたエントリ
数を有効に活用し、処理性能の高いＴＬＢを実現する従
来技術としては、特開昭５９−９８３６７号公報に記載
されている技術が知られている。この技術は。
時間の短縮がシステムとしての処理性能を左右する大き
な鍵を握っている。実際に実メモリへのアクセスを行な
う場合には、論理アドレスから物理アドレスへのアドレ
ス変換が必要であるため、このアドレス変換の高速化が
システムの処理性能を向上させる１つの要因となる。こ
のため通常、アドレス変換バッファ（以下、ＴＬＢと略
す）を用いてアドレス変換時間の削減を実現している、
ＴＬｎのエントリを全論理ページアドレスと１対１に対
応させることにより、ヒツト率１００％のＴＬＩ３を実
現できるが、この場合、莫大な量の高速バッファが必要
となり、コスト面から現実的でない、限られたエントリ
数を有効に活用し、処理性能の高いＴＬＢを実現する従
来技術としては、特開昭５９−９８３６７号公報に記載
されている技術が知られている。この技術は。
ＴＬＢのエントリを主、従のＴＬＢに２分割し、ヒツト
したエントリまたは新しく追加するエントリを常に主Ｔ
ＬＢに格納し、主ＴＬＢから追い出されたエントリを従
ＴＬＩ３に格納することによって、処理性能の高いＴＬ
Ｂを限られたエントリ数を用いて、実現するものである
。
したエントリまたは新しく追加するエントリを常に主Ｔ
ＬＢに格納し、主ＴＬＢから追い出されたエントリを従
ＴＬＩ３に格納することによって、処理性能の高いＴＬ
Ｂを限られたエントリ数を用いて、実現するものである
。
（発明が解決しようとする課題〕
上記従来技術は、最もアクセス時刻が新しいエントリを
常に主ＴＬＢに格納するため、主ＴＬＢでミスヒツトが
発生した場合、主ＴＬＢから従ＴＬＢへのエントリの移
動、または主ＴＬＢと従ＴＬＢ間でのエントリの入れ換
えが必要となるが。
常に主ＴＬＢに格納するため、主ＴＬＢでミスヒツトが
発生した場合、主ＴＬＢから従ＴＬＢへのエントリの移
動、または主ＴＬＢと従ＴＬＢ間でのエントリの入れ換
えが必要となるが。
エントリの移動、入れ換え処理を行なうためにオーバヘ
ッドを要する点について配慮がなされておらず、エント
リの移動、入れ換えが頻繁した場合の処理速度に問題が
あった。
ッドを要する点について配慮がなされておらず、エント
リの移動、入れ換えが頻繁した場合の処理速度に問題が
あった。
本発明の目的は、必要最少限の動作でＴＬＩ３のヒツト
率を向上させ、また、ＴＬＩ３のエントリ数を少なく押
さえることにより、前述の目的が低価格にて実現できる
ことである。
率を向上させ、また、ＴＬＩ３のエントリ数を少なく押
さえることにより、前述の目的が低価格にて実現できる
ことである。
上記目的を達成するために、ＴＬＩ３のエントリを２分
割し、一方はＴＬＩ３の各エン１−りに固有のインデク
スを与え、論理ページアドレスを表すビット列中の定め
られた位置の数ビットが示す値と対応付けて検索を行な
う方式のＴＬＢ （公知のダイレクトマツプ方式のＴＬ
Ｂ）を用い、これをアドレス変換の際に主として使用す
る第１ＴＬＩ３とし、他方はＴＬＢの全エントリが与え
られた論理ページアドレスと対応され得る方式のＴＬＢ
（公知のフルアソシアティブ方式のＴＬＢ）を用い、
これをアドレス変換の際に補助的なＴＬＢとじて使用す
る第２ＴＬＢとしたものである。
割し、一方はＴＬＩ３の各エン１−りに固有のインデク
スを与え、論理ページアドレスを表すビット列中の定め
られた位置の数ビットが示す値と対応付けて検索を行な
う方式のＴＬＢ （公知のダイレクトマツプ方式のＴＬ
Ｂ）を用い、これをアドレス変換の際に主として使用す
る第１ＴＬＩ３とし、他方はＴＬＢの全エントリが与え
られた論理ページアドレスと対応され得る方式のＴＬＢ
（公知のフルアソシアティブ方式のＴＬＢ）を用い、
これをアドレス変換の際に補助的なＴＬＢとじて使用す
る第２ＴＬＢとしたものである。
論理アドレスから対応する物理アドレスを求める際、ま
ずＴＬＢ内のエントリを検索する。このとき、ダイレク
トマツプ方式である第１ＴＬＢのエントリの中から論理
ページアドレスに対応するエントリを選択し、該選択さ
れたエントリと、フルアソシアティブ方式である第２Ｔ
ＬＢの全エントリと合せたエントリの中から検索を行な
い、該当するエントリが見つかれば、それを用いてアド
レス変換を実行する。前述のＴＬＢの２重化構造により
、ＴＬＢのエントリ数を必要以上に増加させることなく
（低価格で）、高いヒツト率が期待できるＴＬＢを実現
できる。
ずＴＬＢ内のエントリを検索する。このとき、ダイレク
トマツプ方式である第１ＴＬＢのエントリの中から論理
ページアドレスに対応するエントリを選択し、該選択さ
れたエントリと、フルアソシアティブ方式である第２Ｔ
ＬＢの全エントリと合せたエントリの中から検索を行な
い、該当するエントリが見つかれば、それを用いてアド
レス変換を実行する。前述のＴＬＢの２重化構造により
、ＴＬＢのエントリ数を必要以上に増加させることなく
（低価格で）、高いヒツト率が期待できるＴＬＢを実現
できる。
〔実施例］
以下、本発明によるアドレス変換方式の１実施例を図面
により詳細に説明する。
により詳細に説明する。
第１図は１本発明の１実施例に関する周辺関連回路のブ
ロック図、第２図は本発明の１実施例の処理の流れを示
すフローチャートである。第１図においで、１は論理ア
ドレス、２はレジスタ。
ロック図、第２図は本発明の１実施例の処理の流れを示
すフローチャートである。第１図においで、１は論理ア
ドレス、２はレジスタ。
３は第１ＴＬＢ （ダイレクトマツプ方式）、４は比較
器、５は第２ＴＬＢ （フルアソシアティブ方式）、６
は比較器、７はアドレス変換装置、８は書き込みレジス
タ、９は物理アドレスである。第２図において、２．１
〜２．１１は各処理を表すボックスを示すものである。
器、５は第２ＴＬＢ （フルアソシアティブ方式）、６
は比較器、７はアドレス変換装置、８は書き込みレジス
タ、９は物理アドレスである。第２図において、２．１
〜２．１１は各処理を表すボックスを示すものである。
第１図において、変換される論理アドレス１はレジスタ
２へ格納される。第１ＴＬＢよりレジスタ２に格納され
ている論理ページアドレスに対応するエントリを選択す
る０選択されたエントリが無効エントリであれば、第１
ＴＬＢ３の検索を中断し、第２ＴＬＩ３５の検索へ移行
する（第２図、ボックス２．１のＩ Ｎ ＋の処理に該
当）６選択したエントリが有効エントリであ九ば１選択
したエントリの論理アドレス情報とレジスタ２に格納さ
れている論理ページアドレスの上位ビットとを比較器４
を用いて比較する。比較の結果、一致していれば（第２
図、ボックス２．１ ’Ｙ’の処理に該当）、第１Ｔ
ＬＢ３から選択したエントリ内の物理ページアドレスと
レジスタ２に格納されているページ内オフセットとから
物理アドレス９を出力してアドレス変換を終了する（第
２図、ボックス２．１１の処理に該当）。
２へ格納される。第１ＴＬＢよりレジスタ２に格納され
ている論理ページアドレスに対応するエントリを選択す
る０選択されたエントリが無効エントリであれば、第１
ＴＬＢ３の検索を中断し、第２ＴＬＩ３５の検索へ移行
する（第２図、ボックス２．１のＩ Ｎ ＋の処理に該
当）６選択したエントリが有効エントリであ九ば１選択
したエントリの論理アドレス情報とレジスタ２に格納さ
れている論理ページアドレスの上位ビットとを比較器４
を用いて比較する。比較の結果、一致していれば（第２
図、ボックス２．１ ’Ｙ’の処理に該当）、第１Ｔ
ＬＢ３から選択したエントリ内の物理ページアドレスと
レジスタ２に格納されているページ内オフセットとから
物理アドレス９を出力してアドレス変換を終了する（第
２図、ボックス２．１１の処理に該当）。
比較器４の比較結果が不一致の場合（第２図。
ボックス２．１のＩ Ｎ ＋の処理に該当）、第１ＴＬ
Ｉ３３から選択したエントリが無効エントリであった場
合と同様、第２ＴＬＢ５の検索へ移行する。第２ Ｔ
Ｌ Ｂ ５の検索は、まず第２ＴＬＢ５のエントリの中
に有効エントリが存在するかどうか調査する。第２ＴＬ
Ｂ５に有効エントリが１つも存在しない場合（第２図、
ボックス２．２の′Ｎ′の処理に該当）、第２ＴＬｎ５
の検索を中断し、アドレス変換装置７によるアドレス変
換ルーチンへと移行する（第２図、ボックス２．３の処
理に該当）。ｊ３２ＴＬＢ５のエントリ中に有効エント
リが１つでも存在すれば（第２図、ボックス２゜２の′
Ｙ′の処理に該当）、有効エントリ中の論理アドレス情
報とレジスタ２の論理ページアドレスとをそれぞれ比較
器６を用いて比較する。比較器６の中で一致するものが
あれば（第２図、ボックス２．６の′Ｙ″の処理に該当
）、その一致したエントリ内の物理ページアドレスとレ
ジスタ２に格納されているページ内オフセットとから物
理アドレス９を出力して変換を終了する（第２図、ボッ
クス２．１１の処理に該当）。
Ｉ３３から選択したエントリが無効エントリであった場
合と同様、第２ＴＬＢ５の検索へ移行する。第２ Ｔ
Ｌ Ｂ ５の検索は、まず第２ＴＬＢ５のエントリの中
に有効エントリが存在するかどうか調査する。第２ＴＬ
Ｂ５に有効エントリが１つも存在しない場合（第２図、
ボックス２．２の′Ｎ′の処理に該当）、第２ＴＬｎ５
の検索を中断し、アドレス変換装置７によるアドレス変
換ルーチンへと移行する（第２図、ボックス２．３の処
理に該当）。ｊ３２ＴＬＢ５のエントリ中に有効エント
リが１つでも存在すれば（第２図、ボックス２゜２の′
Ｙ′の処理に該当）、有効エントリ中の論理アドレス情
報とレジスタ２の論理ページアドレスとをそれぞれ比較
器６を用いて比較する。比較器６の中で一致するものが
あれば（第２図、ボックス２．６の′Ｙ″の処理に該当
）、その一致したエントリ内の物理ページアドレスとレ
ジスタ２に格納されているページ内オフセットとから物
理アドレス９を出力して変換を終了する（第２図、ボッ
クス２．１１の処理に該当）。
比較器６の比較結果が全エントリとも不一致であった場
合（第２図、ボックス２．３の処理に該当）、第２ＴＬ
Ｂ５に有効エントリが１つも存在しなかった場合と同様
、アドレス変換装？１７によるアドレス変換ルーチンへ
と移行する（第２図、ボックス２．３の処理に該当）。
合（第２図、ボックス２．３の処理に該当）、第２ＴＬ
Ｂ５に有効エントリが１つも存在しなかった場合と同様
、アドレス変換装？１７によるアドレス変換ルーチンへ
と移行する（第２図、ボックス２．３の処理に該当）。
アドレス変換装置７でアドレス変換した結果を物理アド
レス９として出力する。このとき、アドレス変換によっ
て得た物理アドレスを含む物理ページアドレスと、与え
られた論理アドレスを含む論理ページアドレスを書き込
みレジスタ８ヘセツトし、書き込みレジスタ８の内容を
ＴＬｎのエントリに格納する。
レス９として出力する。このとき、アドレス変換によっ
て得た物理アドレスを含む物理ページアドレスと、与え
られた論理アドレスを含む論理ページアドレスを書き込
みレジスタ８ヘセツトし、書き込みレジスタ８の内容を
ＴＬｎのエントリに格納する。
ここに、ＴＬＢに新しいエントリを格納する際には、以
下の規則に従う。まず、第１ＴＬＢ３を検索する際に選
択したエントリが無効エントリであった場合（第２図、
ボックス２．４の′Ｎ′の処理に該当）、そのエントリ
に書き込みレジスタ８の内容を格納する（第２図、ボッ
クス２．５の処理に該当）、第１ＴＬｎ３で選択したエ
ントリが有効エントリである場合（第２図、ボックス２
゜４のＩ ＹＩの処理に該当）、第２ＴＬＢ５の中に無
効エントリが存在すれば（第２図、ボックス２゜７のｌ
Ｙ ｌの処理に該当）、第２ Ｔ Ｌ Ｂ ５の中の
無効エントリの１つに書き込みレジスタ８の内容を格納
する（第２図、ボックス２．ｌＯの処理に該当）。第１
ＴＬＩ３３で選択されたエントリ、および第２ＴＬＢ５
の全エントリとも全て有効エントリであった場合（第２
図、ボックス２．７のｌ Ｎ Ｉの処理に該当）、第１
ＴＬＢ３で選択されたエントリと第２７ＬＢ５の全エン
トリとを全て合せた中から追い出しアルゴリズム（公知
のＬＲＵ方式等）によって１エントリの内容を追い出し
く第２図、ボックス２．８の処理に該当）。
下の規則に従う。まず、第１ＴＬＢ３を検索する際に選
択したエントリが無効エントリであった場合（第２図、
ボックス２．４の′Ｎ′の処理に該当）、そのエントリ
に書き込みレジスタ８の内容を格納する（第２図、ボッ
クス２．５の処理に該当）、第１ＴＬｎ３で選択したエ
ントリが有効エントリである場合（第２図、ボックス２
゜４のＩ ＹＩの処理に該当）、第２ＴＬＢ５の中に無
効エントリが存在すれば（第２図、ボックス２゜７のｌ
Ｙ ｌの処理に該当）、第２ Ｔ Ｌ Ｂ ５の中の
無効エントリの１つに書き込みレジスタ８の内容を格納
する（第２図、ボックス２．ｌＯの処理に該当）。第１
ＴＬＩ３３で選択されたエントリ、および第２ＴＬＢ５
の全エントリとも全て有効エントリであった場合（第２
図、ボックス２．７のｌ Ｎ Ｉの処理に該当）、第１
ＴＬＢ３で選択されたエントリと第２７ＬＢ５の全エン
トリとを全て合せた中から追い出しアルゴリズム（公知
のＬＲＵ方式等）によって１エントリの内容を追い出し
く第２図、ボックス２．８の処理に該当）。
そのエントリに書き込みレジスタ８の内容を格納する（
第２図、ボックス２．９の処理に該当）。
第２図、ボックス２．９の処理に該当）。
ＴＬＢに書き込みレジスタ８の内容を格納することをも
って、アドレス変換を終了する。
って、アドレス変換を終了する。
ＴＬＢを実現する方式として、ダイレクトマツプ方式と
フルアソシアティブ方式を比較した場合。
フルアソシアティブ方式を比較した場合。
ダイレクトマツプ方式は、与えられた論理ページアドレ
スが格納されるエントりは唯１つしかないため、比較器
等の装置の数も少なく、回路も比較的単純に構成するこ
とができ、コスト面での利点は大きいが、同一エントリ
に対応する異なる論理ページアドレスを交互にアクセス
する場合、（エントリの競合）、有効なアドレス変換が
できないという欠点がある。フルアソシアティブ方式は
、エントリの競合は発生しないが、実現するためには複
雑な回路が必要であり、比較器の数もエントリ分必要な
ことからコスト面でのマイナスが大きい。
スが格納されるエントりは唯１つしかないため、比較器
等の装置の数も少なく、回路も比較的単純に構成するこ
とができ、コスト面での利点は大きいが、同一エントリ
に対応する異なる論理ページアドレスを交互にアクセス
する場合、（エントリの競合）、有効なアドレス変換が
できないという欠点がある。フルアソシアティブ方式は
、エントリの競合は発生しないが、実現するためには複
雑な回路が必要であり、比較器の数もエントリ分必要な
ことからコスト面でのマイナスが大きい。
そこで本発明によれば、ダイレクトマツプ方式の第１Ｔ
ＬＢを主として用い、エントリの競合が発生した場合に
備え、補助的役割を果たすフルアソシアティブ方式の第
２ＴＬＩ３を有していることにより、エントリの競合を
防ぐことができるので。
ＬＢを主として用い、エントリの競合が発生した場合に
備え、補助的役割を果たすフルアソシアティブ方式の第
２ＴＬＩ３を有していることにより、エントリの競合を
防ぐことができるので。
ＴＬＢのヒツト率を高水準に保つことができる。
また、フルアソシアティブ方式の第２７ＬＢはあくまで
も補助的なものであるため、多大な数のエントりは必要
なく、装置物量およびコスト面での負担を必要最少限に
押さえることができる。
も補助的なものであるため、多大な数のエントりは必要
なく、装置物量およびコスト面での負担を必要最少限に
押さえることができる。
第１図は本発明の一実施例に関する周辺関連回路のブロ
ック図、第２図は本発明の一実施例の処理の流れを示す
フローチャートである。 １：論理アドレス、２：レジスタ、３：第１ＴＬＢ（ダ
イレクトマツプ）、４：比較器、５：第２ＴＬＢ （フ
ルアソシアティブ）、６：比較器。 ７：アドレス変換装置、８：書き込みレジスタ。 ９：物理アドレス。
ック図、第２図は本発明の一実施例の処理の流れを示す
フローチャートである。 １：論理アドレス、２：レジスタ、３：第１ＴＬＢ（ダ
イレクトマツプ）、４：比較器、５：第２ＴＬＢ （フ
ルアソシアティブ）、６：比較器。 ７：アドレス変換装置、８：書き込みレジスタ。 ９：物理アドレス。
Claims (1)
- １、アドレス変換テーブルを用いて論理アドレスから実
ページアドレスへ変換した際、該論理アドレスを含むペ
ージと変換結果である物理アドレスを含むページとを対
応付けるデータをアドレス変換バッファ（以下、ＴＬＢ
と略す）に格納し、以後アドレスの変換が必要な場合に
は、ＴＬＢ内の検索により、該論理アドレスに対応する
物理アドレスを含むページを抽出して処理を実行する仮
想記憶方式の情報処理装置において、論理アドレスから
物理アドレスへの変換情報を格納するＴＬＢの変換情報
格納エントリの一部をダイレクトマップ方式（論理ペー
ジアドレスを表すビット列中の数ビットをインデクスと
して用い、そのインデクスによって特定されるＴＬＢの
１エントリのみを該論理アドレスに対応付ける方式）と
し、残りのエントリをフルアソシアティブ方式（論理ペ
ージアドレスに対し、ＴＬＢの全てのエントリが独立し
た関係にあり、全てのエントリが割当てられ得る方式）
とすることを特徴とするアドレス変換バッファ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302130A JPH03164845A (ja) | 1989-11-22 | 1989-11-22 | アドレス変換バッファ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302130A JPH03164845A (ja) | 1989-11-22 | 1989-11-22 | アドレス変換バッファ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164845A true JPH03164845A (ja) | 1991-07-16 |
Family
ID=17905280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302130A Pending JPH03164845A (ja) | 1989-11-22 | 1989-11-22 | アドレス変換バッファ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| JP2011013858A (ja) * | 2009-06-30 | 2011-01-20 | Fujitsu Ltd | 演算処理装置およびアドレス変換方法 |
-
1989
- 1989-11-22 JP JP1302130A patent/JPH03164845A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| JP4812876B2 (ja) * | 2007-06-20 | 2011-11-09 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US8688952B2 (en) | 2007-06-20 | 2014-04-01 | Fujitsu Limited | Arithmetic processing unit and control method for evicting an entry from a TLB to another TLB |
| JP2011013858A (ja) * | 2009-06-30 | 2011-01-20 | Fujitsu Ltd | 演算処理装置およびアドレス変換方法 |
| US8745356B2 (en) | 2009-06-30 | 2014-06-03 | Fujitsu Limited | Processor and address translating method |
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