JPH06259329A - アドレス変換機構を備えた情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサの外部キャッシュメモリ用メモリ
上にＴＬＢを実現し、外部ＴＬＢ用に必要となっていた
信号ピンや制御回路を外部キャッシュメモリ用のものと
共有し、システムのコスト増加を避け、ＴＬＢのミス率
を減少させる。 【構成】 ＣＰＵ１００の内部に１次ＴＬＢ１０２、１
０３と、１次キャッシュメモリ１０４、１０５、１０
６、１０７を持ち、ＣＰＵの外部には主記憶１２５と、
外部高速メモリ１３０、１３１を持つ情報処理装置であ
って、外部高速メモリ１３１をオペランド用２次キャッ
シュメモリ１２２、命令用２次キャッシュメモリ１２３
および２次ＴＬＢ１２４で分割して利用する。前記外部
高速メモリをアクセスするためのインデックスアドレス
は、論理アドレスＬＡＤＤＲ、物理アドレスＰＡＤＤ
Ｒ、ＳＣＭ選択信号２５０およびＳＴＬＢ選択信号２４
０を入力信号とするインデックスアドレス生成回路１１
３において生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶方式を採用す
る情報処理装置に関する。

【０００２】

【従来の技術】従来より、主記憶装置内に格納されてい
る情報をより高速にアクセスするために、キャッシュメ
モリやＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓ
ｉｄｅｂｕｆｆｅｒ）といった高速メモリが用いられて
いる。しかし、高速メモリは高価であるため、大容量化
は高コストの原因となる。そのため、情報処理学会誌Ｖ
ｏｌ．２７ Ｎｏ．６ ｐ．５８２〜５９２に示されて
いるように、高速で高価なメモリと、低価格であるが低
速であるメモリとを組合せ、階層的にメモリシステムを
構成することが有効な方式とされ、今日では良く知られ
た方式である。

【０００３】図２を用いて説明する。図２は、１次キャ
ッシュメモリ２、２次キャッシュメモリ３、主記憶装置
４という３階層のメモリ構成を持つ情報処理装置を示し
ている。１次キャッシュメモリ２は、中央処理装置１
（ＣＰＵ１）内に設けられた高速でかつ小容量のキャッ
シュメモリである。また、２次キャッシュメモリ３は、
ＣＰＵ１の外部に設けられた１次キャッシュメモリ２よ
りも低速でかつ大容量のキャッシュメモリであり、外部
高速メモリインデックスアドレス生成回路５においてア
ドレスを生成し、バス６を介してアクセスされる。ま
た、主記憶装置４はバス７を介してアクセスされる。

【０００４】前記１次キャッシュメモリ２および２次キ
ャッシュメモリ３および主記憶装置４におけるＣＰＵ１
からアクセスに要する時間をそれぞれｔ１、ｔ２、ｔ３
とした場合、通常これらの大小関係は次の式で表わされ
る。

【０００５】

【数１】 ｔ１＜ｔ２＜ｔ３ …（数１） １次キャッシュメモリヒット時には２次キャッシュメモ
リをアクセスしない情報処理装置においては、メモリの
アクセス回数に対する１次キャッシュメモリのヒット
率、２次キャッシュメモリのヒット率をＰ１、Ｐ２とす
ると、ＣＰＵ１から階層メモリに格納されている情報の
アクセスに要する平均メモリアクセス時間Ｔ１は次の式
で示される。

【０００６】

【数２】 Ｔ１＝Ｐ１×ｔ１＋Ｐ２×ｔ２＋（１−Ｐ１−Ｐ２）×ｔ３…（数２） キャッシュメモリのヒット率が高くなれば、主記憶装置
を直接アクセスする割合が減少する。したがって、メモ
リの階層化方式によればＣＰＵ１の平均メモリアクセス
時間Ｔ１は減少するため、高速なアクセスが可能とな
る。

【０００７】一方、図２に示すＴＬＢ８は、主記憶装置
をアクセスするために用いる物理アドレスを高速に生成
するために用いられるアドレス変換情報を格納する高速
メモリであり、今日の情報処理装置では良く知られた技
術である。ＴＬＢに目的のアドレス変換情報が存在しな
かった場合、オペレーティングシステムが管理するアド
レス変換情報を主記憶装置から読みだす処理が行われ
る。そのため、一般的にＴＬＢをミスした場合にアドレ
ス変換に必要となる時間は大きく、大型計算機やサーバ
などの計算機システムでは特開平３−２１８５４６号公
報に示されるようにＴＬＢに対しても、階層化技術を適
用してＴＬＢのミス率低減が図られる場合がある。

【０００８】

【発明が解決しようとする課題】一般的に、ソフトウェ
アが実行した際に主記憶装置の情報をアクセスするまで
に必要となる平均データアクセス時間Ｔは、アドレス変
換に必要となる平均アドレス変換時間と、実際に階層メ
モリにアクセスしている時間の和で表され、次の式で求
めることができる。

【０００９】

【数３】 Ｔ＝Ｔ１＋｛Ｑ１×ｔ４＋（１−Ｑ１）×ｔ５｝ …（数３） Ｔ１は前記平均メモリアクセス時間、ｔ４はＴＬＢのア
クセス時間、ｔ５はＴＬＢをミスした場合のアドレス変
換時間、Ｑ１はメモリのアクセス回数に対するＴＬＢの
ヒット率を示している。

【００１０】今日では仮想空間の拡大およびデータ量の
拡大に伴い、ＴＬＢやキャッシュメモリのサイズが情報
処理装置の高速化に対する要求を満たすために大容量化
してきている。しかし、低価格な情報処理装置において
は、プロセッサに内蔵する高速でかつ高価なメモリを小
容量しか持つことができない。これがヒット率の低下お
よび平均データアクセス時間の増加を招く一因となって
いることも事実である。

【００１１】先に示した特開平３−２１８５４６号公報
には、２次キャッシュメモリだけでなく２次ＴＬＢを持
つことが記載されており、ヒット率の低下や平均データ
アクセス時間の増加を回避して単に性能向上は図られる
かもしれないが、それだけでは、ＣＰＵ側に必要となる
２次ＴＬＢ用の信号ピン数、高速メモリおよび２次ＴＬ
Ｂ制御回路の増加につながってしまい、装置を複雑にし
てＣＰＵや情報処理装置全体のコストを増加させる原因
となる。

【００１２】そこで本発明は、外部高速メモリに２次キ
ャッシュメモリを持つ情報処理装置において、２次ＴＬ
Ｂ用に必要となっていた信号ピンが制御回路を２次キャ
ッシュメモリ用のものと共有するように構成し、コスト
を増加させず簡便な構成にて２次ＴＬＢを実現し、情報
処理装置の性能向上を図ることを目的とする。

【００１３】

【課題を解決するための手段】前記の問題を解決するた
めに本発明では、従来外部高速メモリのインデックスア
ドレスを生成していた論理に、２次ＴＬＢ用インデック
スアドレスを生成するために必要となる論理アドレス
と、外部高速メモリ内の２次キャッシュメモリと２次Ｔ
ＬＢを選択するための信号を入力信号として設ける。ま
たＣＰＵには、前記インデックスアドレス生成のための
論理に必要となる論理アドレス用のバスと２次ＴＬＢか
ら１次ＴＬＢへアドレス変換情報を送るためのバスを設
ける。そして外部高速メモリを選択的に２次キャッシュ
メモリまたは２次ＴＬＢとしてアクセスするためのイン
デックスアドレスを生成する手段を設ける。

【００１４】

【作用】前記の外部高速メモリのインデックスアドレス
生成回路を用いて、ＣＰＵの外部に設けた高速メモリに
対し、オペランド用２次キャッシュメモリをアクセスす
るためのインデックスアドレス、命令用２次キャッシュ
メモリをアクセスするためのインデックスアドレス、ま
たは２次ＴＬＢをアクセスするためのインデックスアド
レスを生成する。そして、外部高速メモリへこのインデ
ックスアドレスが送られ、目的のデータがＣＰＵの外部
高速メモリ用のデータ信号線を介してＣＰＵへ送られ
る。したがって、図２に示した従来の情報処理装置の構
成を変更せずに２次ＴＬＢを備える情報処理装置を実現
することができる。

【００１５】

【実施例】以下、本発明の一実施例を図１、図３、図４
により説明する。

【００１６】図１は本発明の一実施例において特にオペ
ランド系のＴＬＢ、キャッシュメモリに関するデータの
流れを説明する図である。図１において、１００は中央
処理装置（以下ＣＰＵ）であり、ＬＳＩとして１チップ
化され、ピン１５０〜１５５などを介して外部とのやり
とりを行う。ＣＰＵ１００の外部にはタグ用外部高速メ
モリ１３０、データ用外部高速メモリ１３１、および主
記憶装置１２５を備えている。本実施例では、データ用
メモリ１３１の容量は２５６ＫＢ（キロバイト）で、１
ブロックと呼ぶ３２Ｂ（バイト）を単位としてアクセス
される。また、図１に示す情報処理装置は仮想記憶方式
を採用しており、本実施例では、４８ビットのアドレス
情報により、４ＧＢ（ギガバイト）の仮想アドレス空間
を６４Ｋ個持ち、４ＫＢごとのページ単位に細分化され
ている。

【００１７】１０１はＣＰＵ内部で命令のフェッチ、デ
コードや演算を行う命令処理ユニットである。１０２、
１０３はそれぞれＣＰＵ１００に内蔵する１次ＴＬＢ
（以下ＦＴＬＢ）のタグ用メモリと物理アドレスを格納
するデータ用メモリである。１０４、１０５、１０６、
１０７はそれぞれオペランド用および命令用１次キャッ
シュメモリ（以下ＦＣＭ）のタグ用メモリとデータ用メ
モリである。本実施例におけるＦＴＬＢの構成は、６４
エントリーのダイレクトマップ方式であり、ＦＣＭの構
成は命令用ＦＣＭが８ＫＢ、オペランド用ＦＣＭが４Ｋ
Ｂであり、ダイレクトマップ方式を採用している。ＦＴ
ＬＢおよびＦＣＭは論理アドレスバス１０を介して命令
処理ユニット１０１から送られる論理アドレスＬＡＤＤ
Ｒを用いてアクセスされる。

【００１８】１２０、１２１はそれぞれオペランド用２
次キャッシュメモリ（以下ＳＣＭ）のタグと命令用ＳＣ
Ｍのタグ用メモリであり、１２２、１２３はそれぞれオ
ペランド用ＳＣＭと命令用ＳＣＭのデータ用メモリであ
る。オペランド用ＳＣＭタグ用メモリ１２０、命令用Ｓ
ＣＭタグ用メモリ１２１からなるタグ用外部高速メモリ
１３０、オペランド用ＳＣＭデータ用メモリ１２２、命
令用ＳＣＭデータ用メモリ１２３などのデータ用外部高
速メモリ１３１は、ＣＰＵ１００内の物理アドレスバス
１１を介して送られる物理アドレスＰＡＤＤＲから、後
述する外部高速メモリ用インデックスアドレス生成論理
（以下ＩＡＣ）１１３にて生成されたインデックスアド
レスをピン１５５を介して受け取り、アクセスされる。
ＳＣＭの構成は命令用ＳＣＭが６４ＫＢ、オペランド用
ＳＣＭが１２８ＫＢであり、共にダイレクトマップ方式
を採用している。

【００１９】１２４は２次ＴＬＢ（以下ＳＴＬＢ）であ
り、これもＣＰＵ１００内の論理アドレスバス１０を介
して送られる論理アドレスＬＡＤＤＲから、後述するＩ
ＡＣ１１３にて生成されたインデックスアドレスをピン
１５５を介して受け取り、アクセスされる。ＳＴＬＢ１
２４は、２Ｋエントリーの２ウェイセットアソシアティ
ブ方式で構成されている。本実施例においては外部高速
メモリ１３１をオペランド用ＳＣＭ１２２と命令用ＳＣ
Ｍ１２３とＳＴＬＢ１２４に対して２対１対１の割合で
分割している。

【００２０】１２５は主記憶であり、アドレスバス２
３、データバス２４を用いて、ピン１５１とピン１５２
を介してアクセスされる。

【００２１】ＦＴＬＢヒット判定回路１１０は、論理ア
ドレスバス１０を介して送られる論理アドレスＬＡＤＤ
Ｒ＜０：３０＞と、ＦＴＬＢタグ用メモリ１０２から読
み出される論理アドレスタグが一致するかどうかを比較
する回路である。

【００２２】ＦＣＭヒット判定回路１１１は、ＦＴＬＢ
データ１０３からバス１１を介して読み出される物理ア
ドレスＰＡＤＤＲ＜０：１９＞と、ＦＣＭタグ用メモリ
１０４から読み出される物理アドレスタグとが一致する
かどうかを比較する回路である。

【００２３】ＳＣＭヒット判定回路１１２は、物理アド
レスバス１１を介して送られる物理アドレスＰＡＤＤＲ
＜０：１４＞と、タグ用外部高速メモリ１３０からデー
タバス２１を用いてピン１５４を介して読み出される物
理アドレスタグとが一致するかどうかを比較する回路で
ある。

【００２４】前記ヒット判定回路１１０、１１１、１１
２では、比較対象が一致している場合をヒットといい、
有効な情報がそれぞれ対応するデータ用メモリ内に存在
することを示す。一方、比較対象が一致しない場合をミ
スといい、有効な情報がデータ用メモリ内に存在しない
ことを示す。例えば、ＦＴＬＢヒット判定回路１１０に
おいてＦＴＬＢヒットの場合、ＦＴＬＢデータ１０３に
有効なアドレス変換情報が存在するということを示し、
ＦＴＬＢミスの場合、ＦＴＬＢデータ１０３には有効な
アドレス変換情報が存在しないということを示してい
る。

【００２５】外部高速メモリ用インデックスアドレス生
成論理（以下ＩＡＣ）１１３は、論理アドレスバス１０
を介して送られる論理アドレスＬＡＤＤＲ＜２５：３５
＞の１１ビットと、バス１１を介して送られる物理アド
レスＰＡＤＤＲ＜１５：２６＞の１２ビットを受取り、
外部高速メモリをアクセスするためのインデックスアド
レスを生成する回路である。

【００２６】次に、本実施例におけるＦＴＬＢヒットの
場合のオぺランドのアクセス処理の流れを説明する。

【００２７】 （１）ＦＴＬＢヒット、ＦＣＭヒットの場合の処理 ＦＣＭのヒット判定後、論理アドレスバス１０を介して
送られるＬＡＤＤＲ＜３６：４５＞の１０ビットを用い
て得られるＦＣＭデータがデータバス１２を介して命令
処理ユニット１０１へ転送される。

【００２８】（２）ＦＴＬＢヒット、ＦＣＭミス、ＳＣ
Ｍヒットの場合の処理 ＦＣＭのミス判定後、ＳＣＭからデータを得るために、
ＩＡＣ１１３において物理アドレスバス１１を介して送
られるＰＡＤＤＲ＜１５：２６＞の１２ビットを用いて
インデックスアドレスＩＮＤＥＸ＜０：１２＞の１３ビ
ットが生成される。インデックスアドレスはインデック
スアドレスバス２０を介して外部高速メモリへ送られ、
ＳＣＭタグ１２０、ＳＣＭデータ１２２がアクセスされ
る。ＳＣＭタグ１２０からはＳＣＭヒット判定用タグ情
報がデータバス２１を介してＳＣＭヒット判定回路１１
２へ送られ、ＳＣＭのヒット判定が行われる。また、Ｓ
ＣＭデータ１２２からはＳＣＭデータがデータバス２
２、ピン１５３、データバス１２を介して命令処理ユニ
ット１０１へ送られると同時に、データバス１２を介し
てＦＣＭデータ１０５へ登録される。

【００２９】（３）ＦＴＬＢヒット、ＦＣＭミス、ＳＣ
Ｍミスの場合の処理 ＳＣＭのミス判定後、物理アドレスバス１１、ピン１５
１、アドレスバス２３を介して送られる物理アドレスに
より主記憶１２５がアクセスされ、データバス２４、ピ
ン１５２を介してデータが送られる。これと同時に、主
記憶１２５のデータはデータバス１２を介してＦＣＭデ
ータ１０５へ登録され、ピン１５３、データバス２２を
介してＳＣＭデータ１２２へ登録される。

【００３０】次に、本実施例におけるＦＴＬＢミスの場
合のオペランドのアクセス処理の流れを説明する。

【００３１】ＦＴＬＢのミス判定後、ＳＴＬＢをアクセ
スするためにＩＡＣ１１３において、論理アドレスバス
１０を介して送られたＬＡＤＤＲ＜２５：３５＞の１１
ビットを用いてインデックスアドレスＩＮＤＥＸ＜０：
１２＞の１３ビットが生成される。ＩＮＤＥＸ＜０：１
２＞はアドレスバス２０を介して外部高速メモリ１３１
へ送られ、データ用外部高速メモリ中のＳＴＬＢ１２４
の領域がアクセスされる。ＳＴＬＢ１２４の領域の３２
Ｂのデータはデータバス２２、１２を介してＦＴＬＢ１
０２、１０３へ送られ、１６Ｂずつ登録およびヒット判
定が行われる。

【００３２】本実施例ではＦＴＬＢへの登録後、ＦＴＬ
Ｂヒット判定回路１１０を用いてＳＴＬＢから送られた
ＴＬＢ情報に関するヒット判定を行う。ヒット判定は２
エントリ分を順次行い、判定の結果がヒットである場
合、ヒットしたエントリがＦＴＬＢに残される。その
後、前記ＦＴＬＢヒットの処理が行われ、キャッシュメ
モリのアクセスを開始する。一方、判定の結果が共にミ
スである場合、主記憶１２５上で管理しているアドレス
変換テーブルからアドレス変換情報が検索される。アド
レス変換情報は、データバス２４、２２を介してＳＴＬ
Ｂ１２４へ登録され、これと同時にバス１２を介してＦ
ＴＬＢ１０２、１０３へ登録される。

【００３３】なお、図１ではオペランドのアクセスにつ
いてのみ述べたが、命令のアクセスもＳＣＭタグ１２
１、ＳＣＭデータ１２３を用いることを除いて同様に行
われる。

【００３４】次に図３、図４を用いてＩＡＣ１１３につ
いて詳細に説明する。

【００３５】図３はＩＡＣ１１３への入力信号と出力信
号を示す主要部ブロック図である。ＩＡＣ１１３は、Ｓ
ＣＭをアクセスするための物理アドレスＰＡＤＤＲ＜１
５：２６＞と、ＳＴＬＢをアクセスするための論理アド
レスＬＡＤＤＲ＜２５：３５＞と、ＳＴＬＢ選択信号２
４０と、ＳＣＭ選択信号２５０を入力として外部高速メ
モリをアクセスするためのインデックスアドレスＩＮＤ
ＥＸ＜０：１２＞を生成する。

【００３６】ＳＴＬＢ選択信号２４０はＣＰＵ１００の
内部で生成される制御信号であり、ＳＴＬＢをアクセス
する場合には論理値「１」が送られ、その他の場合には
論理値「０」が送られる。

【００３７】ＳＣＭ選択信号２５０はＣＰＵ１００の内
部で生成される制御信号であり、オペランド用ＳＣＭを
アクセスする場合には論理値「１」が送られ、その他の
場合には論理値「０」が送られる。ただし、前記ＳＴＬ
Ｂ選択信号２４０とＳＣＭ選択信号２５０の論理値が同
時に「１」となることはない。

【００３８】次に外部高速メモリ１３０、１３１の領域
を２対１対１の割合に分割してアクセスするためのイン
デックスアドレスの上位２ビットＩＮＤＥＸ＜０：１＞
の生成方法について説明する。図７は２５６ＫＢのメモ
リ空間を示す図である。上位のメモリ領域７００はアド
レス０ｘ０００〜０ｘ７ＦＦでアクセスされる領域であ
る。下位のメモリ領域は更に上位側と下位側に分け、下
位半分上位側のメモリ領域７１０はアドレス０ｘ８００
〜０ｘＢＦＦでアクセスされる領域であり、下位半分下
位側のメモリ領域７２０はアドレス０ｘＣ００〜０ｘＦ
ＦＦでアクセスされる領域である。すなわち、上位２ビ
ットが「００」または「０１」である場合にはメモリ領
域７００がアクセスされ、上位２ビットが「１０」であ
る場合にはメモリ領域７１０がアクセスされ、上位２ビ
ットが「１１」である場合にはメモリ領域７２０がアク
セスされる。

【００３９】図４にＩＡＣ１１３の論理の一実施例を示
す。

【００４０】上位２ビット生成論理３１０は、ＳＴＬＢ
選択信号２４０、ＳＣＭ選択信号２５０および物理アド
レスＰＡＤＤＲ＜１５＞を用いてＩＮＤＥＸ＜０：１＞
を生成する論理であり、表１に示すように以下の論理値
を生成する。

【００４１】

【表１】

【００４２】（１）ＳＴＬＢ選択信号２４０の論理値が
「０」、ＳＣＭ選択信号２５０の論理値が「１」の場合 オペランド用ＳＣＭをアクセスするためにＩＮＤＥＸ＜
０＞の論理値を「０」にする。ＩＮＤＥＸ＜１＞の論理
値はＰＡＤＤＲ＜１５＞の値を用いる。

【００４３】（２）ＳＴＬＢ選択信号２４０の論理値が
「０」、ＳＣＭ選択信号２５０の論理値が「０」の場合 命令用ＳＣＭをアクセスするためにＩＮＤＥＸ＜０＞の
論理値を「１」にし、ＩＮＤＥＸ＜１＞の論理値を
「０」にする。

【００４４】（３）ＳＴＬＢ選択信号２４０の論理値が
「１」、ＳＣＭ選択信号２５０の論理値が「０」の場合 ＳＴＬＢをアクセスするためにＩＮＤＥＸ＜０＞の論理
値を「１」にし、ＩＮＤＥＸ＜１＞の論理値を「１」に
する。

【００４５】セレクタ回路３１１−０〜３１１−１０
は、ＳＴＬＢ選択信号２４０、ＰＡＤＤＲ＜１６：２６
＞およびＬＡＤＤＲ＜２５：３５＞を用いて、ＩＮＤＥ
Ｘ＜２：１２＞の各ビットを生成する回路である。

【００４６】ＳＴＬＢは論理アドレスＬＡＤＤＲから生
成されるインデックスアドレスを用いてアクセスされ、
命令用ＳＣＭおよびオぺランド用ＳＣＭは物理アドレス
ＰＡＤＤＲから生成されるインデックスアドレスを用い
てアクセスされる。したがって、ＳＴＬＢ選択信号２４
０の論理値が「０」の場合、ＰＡＤＤＲ＜１６：２６＞
の１１ビットがＩＮＤＥＸ＜２：１２＞として選択さ
れ、ＳＴＬＢ選択信号２４０の論理値が「１」の場合、
ＬＡＤＤＲ＜２５：３５＞の１１ビットがＩＮＤＥＸ＜
２：１２＞として選択される。

【００４７】図５は、本発明の第２の実施例のＩＡＣ１
１３の回路図である。第２の実施例においては、情報処
理装置のユーザが外部高速メモリ内にＳＴＬＢを持つ場
合と持たない場合を選択できる機能を備える。前記機能
を実現するために、２次ＴＬＢ利用モード選択信号２６
０を新たに設ける。そして２次ＴＬＢ利用モード選択信
号２６０を用いて、外部高速メモリのアドレス領域の上
位よりオペランドＳＣＭ、命令用ＳＣＭ、ＳＴＬＢを２
対１対１に割り当てるか、または、オペランドＳＣＭ、
命令用ＳＣＭを１対１に割り当てるかを選択可能とす
る。ＳＴＬＢ利用モード選択信号２６０は、ＳＴＬＢを
外部高速メモリ内に持つ場合には論理値「１」が送ら
れ、持たない場合には論理値「０」が送られる。ただ
し、ＳＴＬＢ利用モード選択信号の論理値が「０」とな
り、ＳＴＬＢ選択信号が「１」となることはない。

【００４８】図５において上位２ビット生成論理５００
は、ＳＴＬＢ選択信号２４０、ＳＣＭ選択信号２５０、
２次ＴＬＢ利用モード選択信号２６０および物理アドレ
スＰＡＤＤＲ＜１５＞を用いてＩＮＤＥＸ＜０：１＞を
生成する回路であり、表２に示す論理値を生成する。ま
た、セレクタ回路３１１−０〜３１１−１０は、前記第
１の実施例のＩＮＤＥＸ＜２：１２＞の各ビットを生成
する回路と等しい回路である。

【００４９】

【表２】

【００５０】次に第２の実施例のＩＮＤＥＸ＜０：１＞
の生成方法について説明する。

【００５１】（１）ＳＴＬＢ選択信号２４０の論理値が
「０」、ＳＣＭ選択信号２５０の論理値が「１」である
場合 オペランド用ＳＣＭのメモリ領域はＳＴＬＢ利用モード
の選択には係わらず常に上位半分を占める。したがっ
て、オペランド用ＳＣＭをアクセスするために、ＩＮＤ
ＥＸ＜０＞の論理値を「０」とし、ＩＮＤＥＸ＜１＞の
論理値はＰＡＤＤＲ＜１５＞の値を用いる。

【００５２】（２）ＳＴＬＢ選択信号２４０の論理値が
「０」、ＳＣＭ選択信号２５０の論理値が「０」、２次
ＴＬＢ利用モード選択信号２６０の論理値が「０」であ
る場合 外部高速メモリにはＳＴＬＢを利用しないため、下位半
分のアドレス領域を命令用ＳＣＭとして利用する。した
がって、ＩＮＤＥＸ＜０＞の論理値を「１」とし、ＩＮ
ＤＥＸ＜１＞の論理値はＰＡＤＤＲ＜１５＞の値を用い
る。

【００５３】（３）ＳＴＬＢ選択信号２４０の論理値が
「０」、ＳＣＭ選択信号２５０の論理値が「０」、２次
ＴＬＢ利用モード選択信号２６０の論理値が「１」であ
る場合 ＳＴＬＢを持つ外部高速メモリ中の命令用ＳＣＭをアク
セスするために、ＩＮＤＥＸ＜０＞の論理値を「１」に
し、ＩＮＤＥＸ＜１＞の論理値を「０」にする。

【００５４】（４）ＳＴＬＢ選択信号２４０の論理値が
「１」、ＳＣＭ選択信号２５０の論理値が「０」、２次
ＴＬＢ利用モード選択信号２６０の論理値が「１」であ
る場合 ＳＴＬＢを持つ外部高速メモリ中のＳＴＬＢをアクセス
するために、ＩＮＤＥＸ＜０＞の論理値を「１」にし、
ＩＮＤＥＸ＜１＞の論理値を「１」にする。

【００５５】次に第２の実施例におけるＩＮＤＥＸ＜
２：１２＞の生成方法について説明する。ＳＴＬＢ利用
モード選択信号の論理値が「０」の場合、ＰＡＤＤＲ＜
１６：２６＞がＩＮＤＥＸ＜２：１２＞として選択され
る。そして、ＴＬＢ利用モード選択信号の論理値が
「１」の場合、ＩＮＤＥＸ＜２：１２＞の生成方法は前
記第１の実施例の生成方法と等しい。

【００５６】以上の動作により、ＩＡＣ１１３において
外部高速メモリ用インデックスアドレスＩＮＤＥＸ＜
０：１２＞が生成され、外部高速メモリの中のオペラン
ド用ＳＣＭまたは命令用ＳＣＭまたはＳＴＬＢをアクセ
スすることができる。

【００５７】なお、本実施例ではキャッシュメモリおよ
びＴＬＢの容量を固定し、ダイレクトマップ方式で説明
しているが、ＦＣＭを持たない場合や別の容量の場合、
あるいはフルアソシアティブ方式やセットアソシアティ
ブ方式のキャッシュメモリおよびＴＬＢを備える場合に
も容易に類推される若干の変更で応用可能である。

【００５８】また本実施例では、ＳＴＬＢのヒット判定
回路を設けずにＦＴＬＢのヒット判定回路を流用してＳ
ＴＬＢのヒット判定を行う方式を提示している。したが
って、ＦＴＬＢをミスしたときにアクセスしていたＦＴ
ＬＢの情報は上書きされ消去されてしまう。しかし、Ｆ
ＴＬＢへ登録したＴＬＢ情報がミスと判定された場合で
も最終的には主記憶１２５上で管理しているアドレス変
換テーブルから検索された正しいＴＬＢ情報を再度ＦＴ
ＬＢに登録するので、ＳＴＬＢ情報のヒット判定を行う
以前にＦＴＬＢへ登録することは何ら問題はない。

【００５９】また、ＳＴＬＢ用のヒット判定回路を別途
設けても発明の効果に変わりはない。

【００６０】また本実施例では、外部高速メモリのアド
レス領域の上位よりオペランドＳＣＭ、命令用ＳＣＭ、
ＳＴＬＢを割り当てているが、メモリ空間の割り当て順
序を変更して外部高速メモリを構成しても構わない。

【００６１】また本実施例では、外部高速メモリ内のオ
ペランドＳＣＭ、命令用ＳＣＭ、ＳＴＬＢの割合を２対
１対１と定めているが、メモリ空間の分割の割合を変更
しても構わない。

【００６２】また、本実施例では外部高速メモリと主記
憶装置を備えたＣＰＵについて述べているが、例えば図
６に示されるような情報処理システムに適用される。す
なわち、１次キャッシュメモリ、１次ＴＬＢを含み、外
部高速メモリインデックスアドレス生成回路５を内蔵し
たチップ化されたＣＰＵ１と、ＳＲＡＭ等で構成され、
２次キャッシュメモリと２次ＴＬＢを構成する外部高速
メモリ３との間を最小限の信号線６で接続する。図４ま
たは図５に示したインデックスアドレス生成論理（ＩＡ
Ｃ）を用いればＣＰＵ１内の外部高速メモリインデック
スアドレス生成回路５は数ゲート程度ですみ、２次ＴＬ
Ｂを実現するための労力は最小限に止めることができ
る。また、ＣＰＵ１は、システムバス７を介して、主記
憶装置４、入出力制御装置６１０−ａ（入出力装置６０
０）、入出力制御装置６１０−ｂ（２次記憶装置）と接
続されており、これらの構成により高速、高性能な情報
処理システムを形成することが可能となる。

【００６３】本実施例では、命令用キャッシュメモリの
一部を削減し２次ＴＬＢを実現している。ＡＣＭ ｓｉ
ｇａｒｃｈ ＣｏｍｐＡｒｃｈ Ｎｅｗｓ Ｎｏ．２
Ｊｕｎｅ １９９０のｐ．６１〜６８に示されている命
令用キャッシュメモリのヒット率によると、本実施例で
仮定した１２８ＫＢと６４ＫＢの命令用キャッシュメモ
リにおいてヒット率が大幅に減少することはないので、
２次ＴＬＢを実現することの効果を得ることができる。

【００６４】

【発明の効果】以上説明したように、ＣＰＵに本発明を
適用することにより情報処理装置の構成を大幅に変更す
ることなく、簡便な構成にて低コストで２次ＴＬＢを実
現することができ、情報処理装置の性能を向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明を実施する情報処理装置におけるデータ
の流れを説明する図。

【図２】従来の外部高速メモリを備えた情報処理装置の
構成図。

【図３】本発明を実施する外部高速メモリのインデック
スアドレス生成回路の概略ブロック図。

【図４】本発明の第１の実施例を説明するための外部高
速メモリ用インデックスアドレス生成論理の図。

【図５】本発明の第２の実施例を説明するための外部高
速メモリ用インデックスアドレス生成論理の図。

【図６】本発明を適用した情報処理システムの構成図。

【図７】本発明の外部高速メモリを説明するための２対
１対１の割合でアクセスされるメモリの図。

【符号の説明】

１…中央処理装置、２…１次キャッシュメモリ２、３…
外部高速メモリ、４…主記憶装置、５…外部高速メモリ
インデックスアドレス生成回路、６…外部高速メモリ用
バス、７…システムバス、８…ＴＬＢ、１０…論理アド
レスバス、１１…物理アドレスバス、１２…データバ
ス、２０…インデックスアドレスバス、２１、２２、２
４…データバス、２３…アドレスバス、１００…中央処
理装置、１０１…命令処理ユニット、１０２…１次ＴＬ
Ｂタグ、１０３…１次ＴＬＢデータ、１０４…オペラン
ド用１次キャッシュメモリタグ、１０５…オペランド用
１次キャッシュメモリデータ、１０６…命令用１次キャ
ッシュメモリタグ、１０７…命令用１次キャッシュメモ
リデータ、１１０…１次ＴＬＢヒット判定回路、１１１
…１次キャッシュメモリヒット判定回路、１１２…２次
キャッシュメモリヒット判定回路、１１３…外部高速メ
モリ用インデックスアドレス生成回路、１２０…オペラ
ンド用２次キャッシュメモリタグ、１２１…命令用２次
キャッシュメモリタグ、１２２…オペランド用２次キャ
ッシュメモリデータ、１２３…命令用２次キャッシュメ
モリデータ、１２４…２次ＴＬＢ、１２５…主記憶、１
３０…タグ用外部高速メモリ、１３１…データ用外部高
速メモリ、２４０…ＳＴＬＢ選択信号、２５０…ＳＣＭ
選択信号、２６０…ＳＴＬＢ利用モード選択信号、３１
０…第１の実施例における外部高速メモリ用インデック
ス上位２ビット生成回路、３１１…論理アドレス／物理
アドレス選択回路、５００…第２の実施例における外部
高速メモリ用インデックス上位２ビット生成回路、６０
０…入出力装置、６１０…入出力制御装置、６２０…２
次記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 哲彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西井 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 船橋 恒男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 林 剛久 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】アドレス変換機構を備えた中央処理装置
   と、中央処理装置を制御するための命令やデータを保持
   する主記憶装置と、前記主記憶装置の情報の一部の写し
   を保持する外部メモリを備えた情報処理装置であって、 前記中央処理装置内に論理アドレスと物理アドレスを入
   力として前記外部メモリをアクセスするインデックスア
   ドレスを生成する手段を持つことを特徴とするアドレス
   変換機構を備えた情報処理装置。
2. 【請求項２】中央処理装置を制御するための命令やデー
   タを保持する主記憶装置と、前記主記憶装置の情報の一
   部の写しを保持する１次キャッシュメモリ、および物理
   アドレスを生成するためのアドレス変換情報を記憶する
   １次ＴＬＢを含み、アドレス変換機構を備えた中央処理
   装置と、前記記憶装置の情報の一部の写しを保持する２
   次キャッシュメモリ、および物理アドレスを生成するた
   めのアドレス変換情報を記憶する２次ＴＬＢを構成する
   外部メモリを備えた情報処理装置であって、 前記中央処理装置内に論理アドレスと物理アドレスとを
   入力として、前記外部メモリに対し、２次キャッシュメ
   モリをアクセスするインデックスアドレス、及び２次Ｔ
   ＬＢをアクセスするインデックスアドレスを生成する手
   段と、 前記インデックスアドレス生成のための論理に必要とな
   る論理アドレス用のバスと２次ＴＬＢから１次ＴＬＢア
   ドレス変換情報を送るためのバスとを持つことを特徴と
   するアドレス変換機構を備えた情報処理装置。
3. 【請求項３】前記インデックスアドレス生成手段におい
   て、２次ＴＬＢミスの時に論理アドレスを選択する手段
   を持つことを特徴とする請求項２記載のアドレス変換機
   構を備えた情報処理装置。
4. 【請求項４】前記インデックスアドレス生成手段におい
   て、物理アドレスと論理アドレスを選択的にインデック
   スアドレスとして用いるか、物理アドレスだけをインデ
   ックスアドレスとして用いるかを選択する手段を持つこ
   とを特徴とする請求項２記載のアドレス変換機構を備え
   た情報処理装置。
5. 【請求項５】前記外部メモリを、オペランド専用の２次
   キャッシュメモリと命令専用の２次キャッシュメモリと
   ２次ＴＬＢ専用のメモリの３つの領域に分けて利用し、
   それぞれの領域の比を２対１対１とすること特徴とする
   請求項２記載のアドレス変換機構を備えた情報処理装
   置。
6. 【請求項６】ＬＳＩとして１チップ化された中央処理装
   置であって、主記憶装置の情報の一部の写しを保持する
   １次キャッシュメモリ、および物理アドレスを生成する
   ためのアドレス変換情報を記憶する１次ＴＬＢを含み、
   論理アドレスと物理アドレスを入力として、２次キャッ
   シュメモリおよび２次ＴＬＢを構成する外部メモリへア
   クセスするインデックスアドレスを生成する手段を有
   し、２次キャッシュメモリおよび２次ＴＬＢへアクセス
   するためのインデックスアドレスを共通のピンより前記
   外部メモリへ転送するように構成されたアドレス変換機
   構を備えた中央処理装置。