JPH03164910A - プロセス制御装置の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明はプロセス制御装置の健全性を確認するための
プロセス制御装置の試験装置に関するものである。

〔従来の技術〕

第５図は例えば特開昭５９−１３６８０６号公報に示さ
れた従来のプロセス制御装置の試験装置を示すブロック
図であり、図において、１はプロセス制御装置、２はプ
ロセス制御装置１の健全性を確認するための試験装置、
３はプラント等の設備現場に設置され、例えば、温度、
流量、圧力水位等のプロセス状態量を電流信号に変換し
てプロセス制御装置１に送るトランスミッタ、４はプロ
セス制御装置１で制御されるロジンク装置である。

プロセス制御装置ｌにおいて、５はトランスミッタ３か
らの電流信号を電圧信号に変換する電流電圧変換器、６
は上記電圧信号を処理するリード・ラグ演算器等から成
る演算器、７は演算器６の出力信号で駆動されるバイス
テーブル（双安定器）、８．９．ｔｏ、１１はリレーで
あり、それぞれ電流電圧変換器５の入力端及び出力側、
ハイステーブル７の出力側、バイステーブル７の出力側
に接続された接点８ａ、８ｂ、９ａ、１０ａ、ｌｌａ。

１１ｂを動作させるものである。

試験装置２において、１２は電流電圧変換器５に接点８
ｂを介して試験信号を電流信号として加える電流出力部
、１３は電流電圧変換器５の出力信号（電圧信号）が接
点９ａを介して入力される電圧入力部、１４はバイステ
ーブル７の状態を示すディジタル信号が接点１１ｂを介
して入力されるディジタル入力部、１５はリレー８〜１
１を動作させるディジタル信号を出力するディジタル出
力部、１６は所定の演算を行う演算部としてのＣＰＩＪ
、１７は後述する種々の基準値等が格納されたＲＯＭか
ら成る第１の記憶部、１８はＣＰＵ１６で演算処理され
たデータが格納されるＲＡＭから成る第２の記憶部であ
る。なお、電流電圧変換器５．演算器６及びバイステー
ブル７により信号処理回路系が構成される。

次に動作について説明する。

通常のプロセス制御を行っている状態では、リレー８〜
１１は非励磁状態となっており、接点８ａ、ｌｌａのみ
がオンしている。トランスミック３から出力されるプロ
セス状態量を示す電流信号は、接点８ａを介して電流電
圧変換器５で電圧信号に変換されて演算器６により所定
の演算処理が成される。この演算出力でバイステーブル
７が駆動されることにより、このバイステーブル７より
、ノーマル、トリップ等の状態を示す出力信号が得られ
、この出力信号により接点１１ａを介してロジック装置
４が所定の状態に制御される。

次にプロセス制御装置１の信号処理回路系を構成する各
部の試験を行うために、リレー８を励磁して、接点８ａ
をオフ、接点８ｂをオンと成すことにより、トランスミ
ッタ３を切離す。

この状態で、先ず、リレー９を励磁して接点９ａをオン
と成し、次に電流出力部１２よりプロセス状態量を模擬
した電流信号としての試験信号を接点８ｂを介して電流
電圧変換器５に入力し、その出力信号を接点９ａを介し
て電圧入力部１３で受信する。この受信された信号と第
１の記憶部１７に格納された対応する基準値とをＣＰＵ
１６により比較することにより、電流電圧変換器５の良
否を判定する。

また、リレー９を非励磁、リレー１０．１１を励磁とす
ることにより、電流電圧変換器５．演算器６及びハイス
テーブル７を含めた信号処理回路系の試験が行われる。

即ち、バイステーブル７の入力信号をリレー１０の接点
１０ａを通じて試験装：６２の電圧入力部１３へ取り込
み、バイステブル７の出力信号をリレー１１の接点１１
ｂを通じて試験装置２のディジタル入力部１４へ取り込
む。試験信号を変化させることによりバイステーブル７
の出力状態が変化（トリップリセット、リセット　トリ
ップ）したときの、バイステーブル７の入力電圧（トリ
ップ、リセット電圧）を測定し、基準値と比較して良否
を判定する。

第６図はバイステーブル７の出力状態を試験するために
用いられる記憶部１７に格納された種々の基準値を示す
バイステーブルテストテーブルを示すもので、トリップ
サーチスタート電圧ｄ、トリップサーチエンド電圧ｅ、
リセットサーチスタート電圧ｆ、リセットサーチエンド
電圧ｇ、可変信号変化率り等が用いられる。試験信号は
これらに応じて変化される。

第７図は演算器６がリード／ラグ演算器の場合の試験信
号Ｂｌ、Ｂ２とバイステーブル人力信月Ａとの時間経過
に対する変化を示す。ＢＩ　　Ｂ２はゲインによってバ
イステーブル入力信号の値が異なることを表わしている
。従って、上記バイステーブルテストテーブルのｄ〜ｈ
には、ゲインや時定数を考慮して計算した値が格納され
ている。

（発明が解決しようとする課題〕 従来のプロセス制御装置の試験装置は、バイステーブル
７を試験するための基準値（トリップサーチスタート電
圧ｄ、トリップサーチエンド電圧ｅ１リセットサーチス
タート電圧ｆ１リセットサーチエンド電圧ｇ）を固定デ
ータとしてＲＯＭに格納していたので、例えば、年１回
のプラントの＝６ 特性試験の結果によって、演算器６のゲインが変更され
た場合は、それに応じて基準値を計算し直してＲＯＭの
バイステーブルテストテーブルデータを変更する作業を
必要とする等の課題があった。

この発明は上記のような課題を解消するためになされた
もので、ゲイン等の制御定数が変更されてもバイステー
ブルテストテーブルを変更する必要がないプロセス制御
装置の試験装置を得ることを目的とする。

〔課題を解決するための手段］ この発明に係るプロセス制御装置の試験装置は、演算器
のゲイン等の制御定数を設定する設定手段を設け、この
設定手段によりゲイン等が変更されると、これに応じて
試験を行うときに、バイステーブルテストテーブル等の
基準値を演算し直し、これをＲＡＭ等に格納して用いる
ようにしたものである。

〔作　用］ この発明におけるプロセス制御装置の試験装置は、試験
の起動時にＲＯＭ等の第１の記憶部に格納された基準値
を、設定された制御定数に応じて演算し直し、これをＲ
ＡＭ等の第２の記憶部に格納し、試験の実行に際しては
、この第２の記憶部の基準値がテストテーブルとして用
いられる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図においては第５図と同一部分には同一符号を付して説
明を省略する。

第１図において、１９は演算器６のゲイン等の制御定数
を設定する設定手段であり、複数個のスイッチ１９ａが
並列に接続された構成を有している。２０は設定手段１
９の状態が入力されるディジタル入力部である。

第２図は７個のスイッチ１９ａを用いた場合の設定手段
１９．ディジタル入力部２ｏ及びＣＰＵ１６の関係を示
す。

次に動作について説明する。

第２図のように設定手段１９に７個のスイッチ１９ａを
用いた場合は、ゲインを８ビツト、即ち２５６段階で表
現することができる。例えばゲインが１．００〜２．０
０の範囲で変わる場合は、０段階口がゲイン１．００に
、２５６段階目がゲイン２．００に設定される。

試験装置２が起動されると、第３図のフローチャートに
示す処理が実行される。

先ず、ステップＳＴＩで、第１の記憶部１７上のバイス
テーブルテストテーブルを第２の記憶部１８に転送する
。次に、ディジタル入力部２０を通じて設定手段】９の
スイッチ１９ａの状態を検出し、これをステップＳＴ３
でゲインの値に変換する。

次に、ステップＳＴ４で上記ゲインの値からトリップ、
リセットサーチスタート電圧、エンド電圧を計算し、計
算結果をステップＳＴ５で第２の記憶部１８上のハイス
テーブルテストテーブルへ格納する。バイステーブル７
の試験はこの第２の記憶部１８のバイステーブルテスト
テーブルのデータを用いて行う。

第４図はゲインの変わる可能性がある演算器が複数（例
えば８個）ある場合の設定手段の接続力法を示す。第４
図において、それぞれ８個のスイッチ１９ａから成る８
個の設定手段１９０〜１９７は共通のディジタル入力部
２０に接続されている。

そして各設定手段１９゜〜１９．は、ディジタル出力部
２１の８個の出力０〜７により、接点ＲＯａ＝Ｒ７ａを
有するリレーＲＯ−Ｒ７を択一的に動作されることによ
り、択一的に選択されて、その設定されたゲインが読み
込まれる。

なお上記実施例では、設定手段１９をプロセス制御装置
１側に設けたが試験装置２側に設けてもよい。また、８
接点のスイッチ１９ａを用いて説明したが、ゲインの変
化が１０段階でよければ４接点で十分である。

また、バイステーブルテストテーブルはＲＯＭ上に格納
されているとしたが、ＲＡＭ上に格納されている場合で
も同様の効果が期待できる。

〔発明の効果］ 以上のように、この発明によれば、ＲＯＭ等の第１の記
憶部に固定記憶されたナス１−テーブルを試験の起動時
にＲＡＭ等の第２の記憶部に転送し、０ この転送されたテストテーブルを変更された制御定数に
応じて自動的に計算し直すように構成したので、ＲＯＭ
のテストテーブルを変更する作業を必要とせず、そのと
きの制御定数に応した試験を自動的に行うことができる
効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプロセス制御装置の
試験装置を示すブロック図、第２図は同装置の要部を示
すブロック図、第３図は同装置の試験起動時に実行され
る処理を示すフローチャート、第４図は同装置の他の実
施例を示す要部のブロック図、第５図は従来のプロセス
制御装置の試験装置を示すブロック図、第６図は同装置
に用いられるバイステーブルテストテーブルの構成を示
す構成図、第７図は同装置の各部の信号の時間経過に対
する変化を示す特性図である。 １はプロセス制御装置、２は試験装置、５は電流電圧変
換器、６は演算器、７ばハイステーブル、１６はＣＰＵ
、１７は第１の記憶部、１８は第２の記憶部、１９は設
定手段。 なお、 図中、 同一符号は同一、 又は相当部分を 示す。

Claims (1)

【特許請求の範囲】
1. プロセス制御装置内の信号処理回路系に対して試験信号
   を入力し、この試験信号に応じて上記信号処理回路系か
   ら出力される複数の状態を示す出力信号を受信しこの受
   信した複数の状態を示す信号と各状態に対応する基準値
   とをそれぞれ比較することにより、上記プロセス制御装
   置の健全性を確認するようにしたプロセス制御装置の試
   験装置において、上記複数の状態に対応する複数の基準
   値を格納する第１の記憶部と、試験の起動時に上記第１
   の記憶部に格納された上記基準値が転送される第２の記
   憶部と、上記信号処理回路系の制御定数を設定する設定
   手段と、上記設定手段で設定された制御定数に応じて上
   記第２の記憶部に転送された基準値を変更する演算を行
   う演算部とを備えたプロセス制御装置の試験装置。