JPH03165142A - スイッチングノードにおけるリシーケンシングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はセル・スイッチング・システムのスイッチン
グ・ノード（ｓｗｌｔｃｈｌｎｇ　ｎｏｄｅ）に用いら
れるリシーケンシグシステム（ｒｅｓｅｑｕｅｎｃｌｎ
ｇｓｙｓＬｅｇ＋）に関し、スイッチングネットワーク
の入力から出力へ転送されるセルは、様々な第１の遅延
時間を受け、前記リシーケンシングシステムはセルが前
記入力に供給されるシーケンスを、前記出力において回
復することができる。

（従来の技術） 前述のようなリシーケンシングシステムは、マルチステ
ージ争パケットスイッチング・ネットワーク（ｍＨｌ−
ｓｔａｇｅ　ｐａｃｋｃｔ　ｓｗｉｔｃｈｉｎｇ　ｎｅ
ｔｗｏｒｋ　）の一部として、既にＰＣＴ出願　Ｎｏ、
ＷＯ３７１００３７３に示されている。その中に示され
るスイッチングノードの各スイッチに関して、入力回路
はノード入力に接続され、ノード出力は出力回路に接続
される。各出力回路は、一対の入力回路が接続される仲
裁回路（ａｒｂＨｅｒ　ｃｉｒｃｕｉｔ）を有し、入力
回路から送信要求信号を受信し、許可信号をこの入力回
路に送信した後にのみ、この仲裁回路によって、セルは
入力回路からこの出力回路に送信される。この仲裁回路
は正しいシーケンス（ｓｅｑｕｅｎｃｅ）の許可信号の
送信によって、セルの正しいシーケンスを実行する。

（発明が解決しようとする課題、及び課題を解決するた
めの手段と作用） 上述のようなリシーケンシングシステムは比較的複雑な
構造を有する。

この発明の目的は前述のようなリシーケンシングシステ
ムを提供することであるが、この発明のシステムは比較
的簡単な構造を有する。

この発明の目的は、前記リシーケンシングシステムが前
記セルに追加的な可変第２遅延時間を前記出力において
与えることができるという事実によって達成され、この
可変第２遅延時間は各セルについて、二つの遅延時間の
合計が予め決められた総合時間に実質的に等しいように
選択される。

各セルに所定の遅延時間を与えることによって、シーケ
ンスの考えられる損失は、簡単な方法、及びこの遅延時
間の持続時間に関する選択の関数である蓋然性によって
回復される。

ここで、ヨーロッパ特許出願Ｎｏ、０２１５５２ｆ３　
（Ｍ、ＤｅＰｒｙｃｋｅｒ　１）において、スイッチン
グシステムの入力からその経路において、セルに所定合
計遅延を与えることは既に開示されている。しがしこれ
は、それらのセルに与えられた遅延ジッタを円滑にする
ために行われ、ノード入力の最初のシーケンスを各スイ
ッチングノード出力において、決して回復することはで
きない。

このリシーケンシングシステムの他の特徴は、連続的時
間スタンプ値を生成する時間スタンプ発生器と、 前記入力に接続され、供給された各セルに前記発生器に
よって提供される第１スタンプ値を結合する手段と、 前記ノード出力に接続され、前記時間スタンプ発生器が
、前記第１時間スタンプ値と前記所定の合計値の加算値
に等しい第２時間スタンプ値を供給したときにのみ、受
信したセルを出力端子に供給する手段を含む点である。

この解決方法の利点は、時間スタンプ発生器を用いるこ
とによって、第１及び第２遅延時間をＤＩ定する手段を
必要としないことである。

このリシーケンシングシステムの更に他の特徴は、 前記スイッチングネットワークに結合され、各セルの前
記出力での前記第１遅延時間を測定し、第１遅延スタン
プ値としてその値をそれらのセルに結合する手段と、 前記出力に結合され、受信したセルに前記所定の合計値
と前記測定した第１遅延スタンプ値の差に等しい前記第
２遅延時間を与えるリシーケンシングユニットを含む点
である。

この解決方法の利点は、現在の時刻をスイ・ソチングノ
ードの入力と出力に分配する時間スタンプ発生器を使用
する必要がないことである。

この発明の前述した目的、及び他の目的と特徴は、添付
図面に結び付いてなされた以下に示す好適実施例の説明
によって更に明確となり、又、最も良く理解される。

（実施例） ここで、参照される各図面において、単一のリード線に
よって示される様々な接続は、実際には枚数のリード線
からなる。

第１図において、スイッチングノードＳＮは、セル通信
スイッチングシステムの一部を形成し、このスイッチン
グシステムにおいて、これらノード外部にリンクによっ
て送信されるセルは、各々固定長または可変長である。

ノード内部でこれらセルは、ノード外部での方法と同一
の方法で転送される。即ち、これらセルは、以後サブセ
ルと呼ばれる等しい長さの小さいセルに分離された後転
送される。同一セルに属するサブセルは同一経路で転送
されるが、異なる経路で転送される場合もある。第１の
ケースにおいて、全てのサブセルを互いにリンクして処
理するための、十分な情報を第１のサブセルのヘッダに
供給する必要がある。

第２のケースにおいて、各サブセルのヘッダは分離して
処理されるための十分な情報を含んでいなければならな
い。

同図に示されるスイッチングノードＳＮは、入力ＩＮＩ
／ＩＮＭを有するスイッチングネットワークＳＮＷを含
み、複数の入力リンクＩＬＩ／ＩＬＭは各入力回路ＩＣ
Ｉ／ＩＣＭを介して入力ＩＮＩ／ＩＮＭに接続される。

ＳＮＷは又複数の出力を有し、これら出力は各出力回路
０Ｃ１１０ＣＮ、及び各リシーケンシングユニットＲＳ
Ｕ１／ＲＳＵＮのカスケード接続を介して、出力リンク
０ＬＩ１０ＬＮの中の一つの出力リンクに各々接続され
る。スイッチングネットワークＳＮＷは、複数のステー
ジ（ｓｔａｇｅ）（図示されず）を含み、そのステージ
では複数の経路が各入力ＩＮＩ／ＩＮＭと各出力０ＵＴ
Ｉ１０ＵＴＮの間で複数の経路が使用されるものとする
。

スイッチングノードは又、リシーケンシングユニットＲ
ＳＵＩ／Ｒ８ＵＮと、時間スタンプ発生器ＴＳＧと、入
力回路ＩＣＩ／ＩＣＭによって主に構成されるリシーケ
ンシングシステムを含む。

時間スタンプ発生器ＴＳＧは循環的（ｃｙｃｌ　１ｅａ
ｆ　Ｉｙ）に動作し、持続時間りの各サイクルの間、一
連の結果的界なる時間スタンプ値、例えばＰのような値
を発生する。

一連のセルが入力リンク例えばＩＬＬからスイッチング
ネットワークＳＮＷに供給されるとき、所定初期シーケ
ンスにおいて、このシーケンスはそのネットワークを介
したセルの転送の間に消滅することがある。これは例え
ば、各入力ＩＮＩ／ＩＮＭと各出力０ＵＴＩ１０ＵＴＮ
の間の異なる長さの経路に沿って進むことによって、異
なる遅延時間がセルに与えられるためである。

このリシーケンシングシステムの目的は、例えば入力リ
ンクＩＮＩに沿ってスイッチングノードＳＮに供給され
た一連のセルＡ、Ｂ、Ｃの初期シーケンスを回復するこ
とである。

このようなセルＡ、Ｂ％Ｃは各々、時間スタンプ値を挿
入する入力回路によって処理され、このセルのヘッダの
時間スタンプ領域ＴＳＴＰ内に、時間スタンプ発生器Ｔ
ＳＧによって、ＰＣＴ出願Ｎｏ、ＷＯ３４１００２６８
に説明される方法で、時間スタンプが供給される。セル
ＡＳＢ、Ｃに挿入された時間スタンプ値は例えばＴＳＡ
％ＴＳＢ。

ＴＳＣなどに等しい。これらのセルＡ、Ｂ、Ｃが、スイ
ッチングネットワークＳＮＷを介して転送された後、そ
れらは例えばその出力０ＵＴ１に入力時とは異なる順序
、例えばＣ，Ｂ、Ａのような順序で発生する。なぜなら
ば、それらはネットワーク内で、異なる第１遅延を与え
られたからである。この順番を回復するために、出力Ｏ
ＵＴ　１に接続されるリシーケンシングユニットＲ３Ｕ
Ｉは、受信された各セルＣ，Ｂ、Ａに含まれる時間スタ
ンプ値を読み、それらセルをバッファしくｂｕｆｆｅｒ
）、発生器ＴＳＧによって供給される現在の時間スタン
プ値が各々値ＴＳＣ＋Ｄ。

ＴＳＢ＋ＤＳＴＳＡ＋Ｄに到達したとき、関連する出力
回路ＯＣ１にそれらを転送する。従ってセルＡ、Ｂ、−
Ｃは、同じ所定の総合遅延Ｄ１即ちスイッチングネット
ワークＳＮＷを介した可変遅延と、リシーケンシングユ
ニットＲ３ＵＩ内の補償遅延を加算した値の遅゛延を受
けているので、それらの初期の順番Ａ、ＥＳＣは回復さ
れる。

総合遅延時間りを適切に選択することによって、回復動
作が失敗する可能性は極めて少ないことは明らかである
。総合遅延時間りが、スイッチングネットワークを介し
て起こり得る絶対最大転送遅延時間より長く選択された
場合、この可能性は零である。

第２図から第４図は第１図のＲＳＵＩの様々な実施例を
、時間スタンプ発生器ＴＳＧと伴に比較的詳細に示す図
である。これらリシーケンシングユニットは、セルが出
力回路０ＣＩ１０ＣＮに供給される前に、前述の総合遅
延時間りを与えることを保証する。簡単のため、処理さ
れたセルは固定長を有すると仮定する。

第２図はＲＳＵＩの第１実施例を示す。入力１１はレジ
スタＲＥＧＩの入力に接続され、レジスタＲＥＧ１のデ
ータ出力はデマルチプレクサ回路ＤＥＭＵＸの入力に接
続される。レジスタＲＥＧｌは部分的にＴＳＴＰを有し
、ＴＳＴＰは各セルの初期時間スタンプ値を格納し、Ｔ
ＳＴＰはデマルチプレクサ回路ＤＥＭＵＸの選択入力Ｓ
ｌｌに接続される。デマルチプレクサ回路ＤＥＭＵＸは
多数の出力１〜Ｐを有し、出力１〜Ｐは、複数のＦＩＦ
ＯのＦ１〜ＦＰの一つに各々接続される。

これらＦＩＦＯの出力は各々マルチプレクサ回路ＭＵＸ
の入力に接続され、マルチプレクサ回路ＭＵＸの選択入
力ＳＩ２は時間スタンプ発生器ＴＳＧの現在の値によっ
て制御される。マルチプレクサＭＵＸはＲＳＵＩの出力
を構成する出力端子０１を有する。

時間スタンプ領域ＴＳＴＰに時間スタンプ値を含むセル
が、レジスタＲＥＧ　１に受信されたとき、この時間ス
タンプ値はデマルチプレクサ回路ＤＥＭＵＸの選択入力
Ｓｌｌに供給される。従って、このデマルチプレクサ回
路ＤＥＭＵＸは、１からＰの出力の内、一つの出力を選
択して自身の入力に接続し、レジスタＲＥＧ　１からの
セルをこの出力に接続されるＦＩＦＯに転送する。

このようにして、入力１１に供給された様々なセルは、
１からＰの各時間スタンプ値により、ＦＩＦＯのＦｌか
らＦＰ（、：選択的に格納される。

マルチプレクサ回路ＭＵＸの選択入力Ｓ１２は、現在の
時間スタンプ発生器ＴＳＧによって制御されているので
、ＦＩＦＯの出力Ｆ１〜ＦＰは、時間間隔が時間スタン
プ１１＋Ｄ、２＋Ｄ、　　・・・などの間、マルチプレ
クサ回路ＭＵＸの出力０１に接続される。このような方
法により処理することによって、各セルは、そのシーケ
ンスを、所定の蓋然性にについて出力０１に格納するの
に十分な総合遅延りを与えられるのは明らかである。

第３図は第１図のＲＳＵＩの比較的詳細な第２実施例で
ある。

ＲＳＵＩの入力１１はレジスタＲＥＧ２の入力に接続さ
れ、ＲＡＭバッファメモリＢＭのデータ入力にはレジス
タＲＥＧ２のデータ出力が接続され、バッファメモリＢ
ＭはＲＳＵＩの出力を構成するデータ出力０１を有する
。レジスタＲＥＧ２は部分的にＴＳＴＰを有し、この部
分的ＴＳＴＰは、各セルの初期時間スタンプ値を格納す
るように構成され、アドレスメモリＡＭに接続されたラ
イトポインタＷＰに接続される。アドレスメモリＡＭは
、時間スタンプ値１〜Ｐ各々一つに割り当てられるＰ個
のロケーションを有し、又、回転又は循環リードポイン
タＲＰが接続され、リードポインタＲＰは時間スタンプ
発生器ＴＳＧにより制御され、Ｄに等しいサイクル（又
は２時間スタンプ間隔）を有する。

バッファ管理回路ＢＭＣはその出力ＦにメモリＢＭの自
由バッファアドレスを発生することができ、バッファが
使用されていないとき、ここに図示されない方法で毎回
更新される。ＢＭＣの出力Ｆは、リード／ライトポイン
タＲＷＰのライト入力Ｗに接続されるばかりでなく、ア
ドレスメモリＡＭの入力に接続される。リード／ライト
ポインタＲＷＰはリード入力Ｒを有し、メモリＡＭの出
力がこのリード入力Ｒに接続される。

初期時間スタンプ値Ｘ（Ｘ−１，２、・・・）をその時
間スタンプ領域ＴＳＴＰに含むセルが、レジスタＲＥＧ
２に受信されたとき、この時間スタンプ値Ｘはライトポ
インタＷＰに供給される。

同時に、回路ＢＭＣはバッファメモ９８Ｍ内の自由バッ
ファのアドレス、例えばＡをアドレスメモリＡＭに供給
し、又、リード／ライトポインタＲＷＰのライト入力Ｗ
に供給する。その結果、ライトポインタＷＰの制御の下
に、レジスタＲＥＧ２の一部分子ＳＴＰに格納された時
間スタンプ値Ｘに割り付けられたアドレスメモリＡＭの
ロケーションＸに自由バッファのアドレスＡが格納され
る。一方、レジスタＲＥＧ２に格納されたセルは、回路
ＢＭＣによって供給されたアドレスＡを有するバッファ
メモ９８Ｍ内のロケーションに書き込まれる。この動作
はリード／ライトポインタＲＷＰの制御の下に行われる
。

時間スタンプ値ＸはアドレスメモリＡＭに割り当てられ
たロケーションＸに書き込まれ、そして回転ポインタＲ
Ｐは、発生器ＴＳＧの制御の下に、１サイクル又は総合
遅延時間りの間、これら全てのロケーションを指示する
ので、この総合遅延りが経過した後、セルがスイッチン
グネットワークにおいて受けた遅延に関係なく、それは
このロケーションＸを指示する。実際、ＴＳＧが時間ス
タンプ値Ｙをその瞬間に発生したとき、アドレスＡはメ
モリＡＭのロケーションＸに格納される。これは処理さ
れたセルはスイッチングネットワークＳＮＷ内で、Ｘ−
Ｙに等しい初期遅延を受けたことを意味し、従ってそれ
はＲＳＵＩ内で付加的第２遅延時間Ｄ−Ｙ＋Ｘを受けな
ければならないことを意味する。この遅延は、ポインタ
ＰＲが再びロケーションＸを指示したとき正確に到達さ
れ、このポジションに到達するので、それは最初り−Ｙ
ステップを介して末端のポジションＤにステップしなけ
ればならず、そしてそのポジションからＸ個のステップ
を介してポジションＸにステップする。

以上から、リードポインタＲＰは、セルがスイッチング
ネットワークＳＮＷに入った後、Ｄに等しい時間間隔で
、上記セルのアドレスＡをメモリＢ　Ｍに接続されるリ
ード／ライトポインタＲＷＰのリード入力Ｒに供給する
。その結果セルは、この同一時間間隔が経過した後、リ
シーケンシングユニットＲ３ＵＩの出力０１に要求通り
現れる。

ここで、同一時間スタンプ値ＴＳＴＰを有する多数のセ
ルがレジスタＲＥＧ２の入力１１に受信される場合があ
る。このため、アドレスメモリＡＭには、これらセルの
アドレスを格納するのに十分な数のロケーションが提供
されなければならない。又、同一時間スタンプ値を有す
るセルは、原則として、同時に出力０１に転送されなけ
ればならないが（これは不可能である）、実際はバッフ
ァされなければならない。このバッファ機能は前述のバ
ッファメモリＢＭ又はＦＩＦＯにおいて、別々に提供又
は総合され、第１０図に関して更に考察される。

第４図は第１図のＲＳＵＩの比較的詳細な第３実施例で
ある。

ＲＳＵＩの入力１１４ｔ、ＲＡＭ又ハＦ　Ｉ　Ｆ　Ｏ１
，：よって構成されるバッファメモリＢＭのデータ入力
に接続され、ＢＭには発生器ＴＳＧによって制御される
リードポインタＲＰが接続される。ＢＭのデータ出力は
レジスタＲＥＧ３に接続され、レジスタＲＥＧ３の出力
は、ゲート回路ＧＣ１とＧＣ２を各々介して、出力０１
及びリシーケンスユニットの入力１１に接続される。レ
ジスタＲＥＧ３は部分的にＴＳＴＰを有し、ＴＳＴＰは
各セルの時間スタンプ値を格納し、又、ＴＳＴＰは加算
回路ＡＤＤの第１入力に接続される。加算回路ＡＤＤは
前述の総合遅延時間りが供給される第２入力を有する。

値りはレジスタＲＥＧ４又はその同等回路に格納され、
これは単に／１−ドウエア内の固定コードとなり得る。

加算器ＡＤＤの出力はコンパレータＣＯＭＰの第１入力
に接続され、コンパレータＣＯＭＰの第２入力にはＴＳ
Ｇによって発生した時間スタンプ値が供給される。コン
パレータＣＯＭＰは、ゲート回路ＧＣ１とＧＣ２を各々
制御する出力Ｙ及びＮを有する。ＧＣ２の出力は入力！
１にフィードバックされる。

ＲＳＵＩの入力１１に供給されるセルは、全てバッファ
メモリＢＭの自由ロケーションに格納され、発生器ＴＳ
Ｇによって供給される各時間スタンプ間隔の間、リード
ポインタＲＰの制御の下に、メモリＢＭの全てのセルは
循環的に読出される。

従って、読出された各セルはレジスタＲＥＧ３に格納さ
れ、そのセルの領域ＴＳＴＰに格納された時間スタンプ
値は加算回路ＡＤＤに供給される。

ここで、総合遅延時間値りはセルの時間スタンプに加算
され、結果的時間スタンプ値を得ることができ、又コン
パレータＣＯＭＰによって、この結果的時間スタンプ値
が現在の時間スタンプ値に等しいかどうかチエツクされ
る。コンパレータの出力Ｙが確認のため動作し、総合遅
延時間りによってセルが遅延されたことを示す。この場
合、セルはイネーブル（ｅｎａｂｌｅ）にされたゲート
回路ＧＣＩを介してＲＳＵＩの出力０１に供給されるが
、他の場合、即ちこのコンパレータＣＯＭＰの出力Ｎが
作動したとき、セルはゲート回路ＧＣ２を介してＢＭの
入力１１にフィードバックされる。以上説明されたよう
に、全てのセルは要求された通りに総合遅延時間りが与
えられる。

第５図は第１図の示されるスイッチングノードＳＮと同
一のスイッチングノードを示すが、このスイッチングノ
ードは、リシーケンシングユニッ）Ｒ５υ１／Ｒ５ＵＮ
とスイッチングネットワークＳＮＷに接続される、遅延
測定回路ＤＭＣを備えるリシーケンシングシステムに接
続される。

この遅延測定回路ＤＭＣの詳細は、Ｗ、Ａ。

Ｍｏｎｔｇｏｍｅｒｙによる、　パケット・ボイス同期
技術（Ｔｃｃｈｎｉｑｕｅ　ｆｏｒ　ｐａｃｋｅｔ　ｖ
ｏｉｃｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　）　”　　
Ｉ　Ｅ　Ｅ　Ｅジャーナル通信における選択された領域
（Ｓｅｌｅｃｔｅｄ　Ａｒｅａｓ　１ｎＣｏｌＩ１ｍｕ
ｎｉｃａｔｉｏｎ　）　Ｖ　ｏ　１　、　　Ｓ　Ａ　Ｃ
−１、Ｎｏ　　２．１９８３年１２月　ｐｐ１０２２−
１０２８特にｐｐ、１０２５及び１０２６の０加算され
た可変遅延（＾ｄｄｅｄ　Ｖａｒｉａｂｌｅ　Ｄｅｌａ
ｙ）　”の章に説明された技術に基づいているので、こ
こでは詳細に説明されない。特に、各セルがスイッチン
グネットワークのステージからステージへ転送されると
きに受ける遅延時間が計算され、記録された遅延時間は
、セルの遅延スタンプ領域ＤＳＴＰに挿入される。これ
は、スイッチングネットワークの出力０ＵＴＩ１０ＵＴ
Ｎに発生する各セルは、その領域ＤＳＴＰに第１遅延時
間の値を含み、セルはスイッチングネットワークＳＮを
通過するときこの遅延を受けたことを意味する。

セルが、ＳＮＷの出力に接続されるリシーケンシングユ
ニットに供給されるとき、このユニットは前記最大遅延
時間りと遅延スタンプ値ＤＳＴＰの間の遅延時間差を計
算し、ユニットの出力０１１０Ｎにセルを供給する前に
、このセルを前記遅延時間差を与える。このようにして
、第１図のシステムと同様に、セルは出力回路０ＣＩ１
０ＣＮに供給される前に、同じ総合遅延時間りだけ遅延
される。このため、シーケンスのあらゆる損失は、総合
遅延時間の選択された持続時間の関数である所定の極め
て少ない可能性によって回復される。

第５図のリシーケンスシステムに用いられるＲＳＵＩの
３つの実施例が第６．７．８図に示される。説明を簡単
にするため、セルは固定長を有すると仮定する。

第６図に示される第１実施例は第２図の実施例に類似す
るが、デマルチプレクサＤＥＭＵＸ及びマルチプレクサ
ＭＵＸの制御が異なる。この例ではマルチプレクサＭＵ
Ｘの選択入力ＳＩ２を制御する回転又は循環ポインタＲ
ＯＰ、及びデマルチプレクサＤＥＭＵＸの選択入力Ｓｌ
ｌにその出力が接続される減算器ＳＵＢが使用される。

減算器ＳＵＢのマイナス入力にはレジスタＲＥＧＩの一
部分ＤＴＳＰの出力が接続され、プラス入力にはポイン
タＲＯＰの出力が接続される。ポインタＲＯＰは循環的
に動作し、持続時間りの各サイクルの間、それは一連の
遅延スタンプ値１〜Ｐを発生し、遅延スタンプ値１〜Ｐ
は第５図の遅延測定回路ＤＭＣによってδ−１定するこ
とができる。

遅延スタンプ値１〜Ｐの内−つの遅延スタンプ値を、そ
の領域ＤＳＴＰに含むセルがレジスタＲＥＧＩに受信さ
れた直後、この値は現在の遅延スタンプ値から減算され
、回転ポインタＲＯＰによって供給される。従って、結
果的遅延値は、セルがスイッチングネットワークＳＮＷ
の入力に供給されたときに回転ポインタＲＯＰによって
供給された遅延スタンプ値である。

この結果的遅延時間スタンプ値に割り付けられたＦＩＦ
ＯのＦ１〜ＦＰの内−つに、セルを格納することによっ
て、最大遅延時間りに等しい追加的遅延が経過するまで
、セルはその中に維持されなければならないことがわか
る。このため、ＦＩＦＯのＦ１〜ＦＰに格納されたセル
は、回転ポインタＲＯＰが遅延スタンプ値１＋Ｄ、２＋
Ｄ。

・・・・・・　Ｐ＋Ｄに各々到達したとき、読出される
。

第７図は第５図のリシーケンシングシステムに用いられ
る、リシーケンシングユニットＲ８ＵＩの実施例を示す
。この第２実施例は第３図の実施例に類似するが、第６
図の実施例のように循環又は回転リードポインタＲＯＰ
及び減算器ＳＵＢを使用する点が異なる。回転リードポ
インタＲＯＰはリードポインタＲ，Ｐを制御し、減算器
ＳＵＢのプラス入力に接続され、減算器ＳＵＢのマイナ
ス入力はセジスタＲＥＧ２の一部分ＤＳＴＰに接続され
る。

領域ＤＳＴＰに遅延スタンプ値１〜Ｐの内−つを含むセ
ルがレジスタＲＥＧ２に受信された直後、その値は回転
ポインタＲＰによって供給され、現在の遅延スタンプ値
から減算される。従って結果的遅延スタンプ値は、セル
がスイッチングネットワークＳＮＷの入力に供給された
ときに回転ポインタＲＯＰによって提供された遅延スタ
ンプ値である。結果の遅延スタンプ値Ｘは、ライトポイ
ンタＲＰに供給される。第３図に関する説明と同様に、
バッファ管理回路ＢＭＣによって供給される自由バッフ
ァのアドレスＡは、アドレスメモリＡＭのロケーション
Ｘに格納され、ロケーションＸはポインタＷＰの制御の
下に、結果的遅延スタンプ値Ｘに割り付けられる。一方
、レジスタＲＥＧ２に格納されたセルは、回路ＢＭＣに
よって供給されるアドレスＡを有するバッファメモ９８
Ｍ内のロケーションに書き込まれる。これはり一ド／ラ
イトポインタＲＷＰの制御の下に行われる。遅延スタン
プ値ＸはアドレスメモリＡＭの割り付けられたロケーシ
ョンＸに書込まれ、回転ポインタＲＰは１サイクル又は
総合遅延時間りの間にそれら全てのロケーションを指示
するので、遅延時間ｐが経過した後、それはこのロケー
ションＸを指示する。従ってこのロケーションに格納さ
れたセルは、遅延時間りが経過した後、要求どうりに出
力０１に転送される。

第７図において、第３図に関して定められたことは同様
に有効である。即ち、多数のセルは同一の結果的遅延ス
タンプ値（ＲＯＰ−ＤＳＴＰ）を有し、これによって、
バッファ機能が提供されなければならない。この機能は
第１０図に関して説明される。

第８図は、第５図のリシーケンシングシステムに用いら
れるリシーケンシングユニットＲ５ＵＩのｍ３実施例で
ある。この第３実施例は第４図の実施例に類似するが、
コンパレータＣＯＭＰの入力は、総合遅延値りを格納す
るレジスタＲＥＧ４の出力に接続され、加算回路ＡＤＤ
は使用されず、ゲート回路ＧＣ２の出力をＲＳＵＩの入
力１１にリンクするフィードバック回路内に、１を加算
する回路ＡＤＤＩが使用されるところが異なる。又、総
合遅延時間りは単純にハードウェア内の固定コードとな
り得る。

第４図に関して既に説明したように、バッファメモリＢ
Ｍは、各セルの周期、及び各セルがレジスタＲＥＧ３に
格納されるとき、完全に読出される。レジスタＲＥＧ３
の領域ＤＳＴＰに格納された遅延スタンプ値は、コンパ
レータＣＯＭＰに供給され、そしてレジスタＲＥＧ４に
記憶された総合遅延時間りと比較される。この比較の結
果が、セルに格納された遅延時間が総合遅延時間りに到
達したことを示すとき、ゲート回路ＧＣＩはイネーブル
になり、セルはＲＳＵ　１の出力０１に転送される。反
対に、総合遅延時間りに到達していない場合、セルはゲ
ート回路ＧＣ２を介して加算回路ＡＤＤ１に転送され、
そこでセルの領域ＤＳＴＰの遅延スタンプ値に１が加算
される。このセルは再びバッファメモリＢＭに格納され
る。

この場合でも、スイッチングネットワーク及びリシーケ
ンシングユニットＲ９ＵＩにおいて、要求された通りの
総合遅延時間りを受けた後にのみ、セルはＲＳＵ１の出
力０１に供給されるのは明らかである。

第１０図は第３図における原則に従って主に動作するリ
シーケンシングユニットＲ８ＵＩの比較的詳細な実施例
であるが、特に可変長セルを処理するように構成されて
いる。このようなセルは一連の要素的サブセルとして構
成され、それらはスイッチングネットワークＳＮＷ内で
流れの連続性を維持し、即ちサブセルの空白部を挿入し
ないことによって、同一経路についての連結されたスト
リングとしてスイッチされる。そのようなセルの例が第
９図に示される。これはサブセル制御ヘッダＳＣＨを有
するサブセルとＤＢｓに対するデータ領域ＤＢＩを具備
する。更に第１サブセルは、時間スタンプ領域ＴＳＴＰ
と他のヘッダ情報Ｈ１を具備するセル制御ヘッダＣＣＨ
を含む。サブセル制御ヘッダＳＣＨは、セルの第１、中
間及び最終サブセルを各々定義する値１１．００，０１
の内−つを有する。

第１０図に示されるリシーケンシングユニットＲ８ＵＩ
は時間スタンプ発生器ＴＳＧが組み合わされ、 バッファメモリＢＭ。

アドレスメモリＡＭ。

リンクメモリＬＭ。

レジスタＲＥＧ　１及びＲＥＧ５、 バッファ管理回路ＢＭＣ。

クロック回路ＣＬＣ。

リードポインタＲＰ％ＲＰＩ〜ＲＰ２、ライトポインタ
ＷＰＳＷＰ１、ＷＦ２及びＷＦ２、 待ち行列のスタート　リードポインタ （ｓｔａｒｔ−ｏｆ−ｑｕｅｕｅ　　ｒｅａｄｐｏｉｎ
ｔｅｒ）ＳＯＱｓ 待ち行列のエンド・ライトポインタ（ｅｎｄ−ｏｆ−ｑ
ｕｅｕｅ　　ｒｅａｄ　　ｐｏｉｎｔｅｒ）ＥＯＱ。

検出回路ＤＥＴＩ及びＤＥＴ２、 ＡＮＤゲート回路６１〜Ｇ２、 ＯＲゲート回路Ｈ１〜Ｈ９、 を主に具備する。

これら全ての回路は図示されるように相互接続され、そ
の動作説明より明らかとなる。ここで再び、単一リード
線によって示される様々な接続は、複数のリード線を含
む。ポインタによるメモリのライト及びリード動作に関
する制御及びゲート回路は、当業者が容易に理解できる
方法で、概略的に示される。

リシーケンシングユニットＲ３ＵＩの動作は時間スタン
プ発生器ＴＳＧによって制御され、スタンプ発生器ＴＳ
Ｇはその出力Ｐに持続時間りのサイクル毎に時間スタン
プ値ＴＳＩ〜ＴＳＰを′発生する。各サブセル周期の間
に、クロック回路ＣＬＧは一連の重ならない（ｎｏｎ−
ｏｖｅｒｌａｐｐｉｎｇ　）ゲートパルスＴ１〜Ｔ５を
発生する。一連のゲートパルスＴ１、Ｔ２．Ｔ３、Ｔ４
、及びＴ５は、ＢＭライト間隔ｗｐ、遅延の終り（ｅｎ
ｄ　ｏｒ　ｄｅｌａｙ）間隔ＥＰ、及び８Ｍ読出し間隔
ＲＰを各々定義する。

ＲＡＭバッファメモリＢＭは、セルの単一サブセルを各
々格納できる複数のバッファを有する。

アドレスメモリＡＭは、出力レジスタ０ＲＩ１０Ｒ２、
及びＰ個の時間スタンプ値ＴＳ１〜ＴＳＰ中の各々異な
る一つのスタンプ値に割り付けられたＰ個のロケーショ
ンを有する。このようなセルは、同一時間スタンプ値を
有する各セル、即ちバッファセルのリストに関して、リ
ストのスタートポインタ及びリストのエンドポインタを
各々格納する。これらポインタはこのリストの最後のサ
ブセルのバッファメモリアドレスＥＯＬばかりでなく、
リストの第１サブセルの７（・ソファメモリアドレスＳ
ＱＬを格納する。

ＡＭのリスト内のスタート及びエンド・バッファメモリ
アドレスの各一対に関して、リンクメモリＬＭは、この
アドレス対をリンクする中間メモリアドレスを格納する
。又、連続する時間スタンプ値に関する異なるリストを
、同一の待ち行列においてリンクすることが行われる。

これは待ち行列のスタートポインタＳＯＱ及び待ち行列
のエンドポインタＥＯＱの制御の下に実行され、これに
よって、サブセルがバッフ７メモリＢＭから正しい順序
で確実に読出される。

自由バッファ管理回路ＢＭＣは、我々の同時継続ＰＣＴ
特許出願”通信スイッチング要素（ｃｏｍｍｕｎｉｃａ
ｔｉｏｎ　ｓｖｉＬｃｈｉｎｇｅｌｃｖｅｎｔ　）　”
に開示された回路の一つである。それはバッファメモリ
ＢＭのバッファのフリー（ｆｒｅｅ）／ビジー（ｂ　ｕ
　ｓ　ｙ）状態を管理する。即ちＢＭＣはこのメモリの
次の自由バッファのアドレスを提供し、バッファが使用
されるときバッファをビジーとし、バッファが使用され
なくなったとき、それをフリーとする。

前記３つの時間は、これより適切なゲート／クルスの期
間に考察される。

ライト期間ＷＰ この時間に行われる動作の目的は、受信した可変長セル
の各サブセルをバッファメモリＢＭに書き込み、アドレ
スメモリＡＭにおいて、同一の時間スタンプ値を有する
セルに属するサブセルのリストの最初と最後のサブセル
のバッファメモリアドレスをリンクし、リンクメモリＬ
Ｍにおいて、同−ＴＳＴＰ値を有するサブセルの各リス
トの中間バッファメモリアドレスをリンクすることであ
る。

二つの主要な場合は次のように考えられる。

第１は、第１可変長セルの第１サブセルの書き込み動作
であり、所定時間スタンプ値を有し、リシーケンシング
ユニットＲ８ＵＩに供給される。

第２は、他のサブセル、即ち最初のセルの第２、第３な
どのサブセル、及びこの時間所定スタンプ値を有する他
のセルの全てのサブセルの書き込み動作である。

与えられた時間スタンプ値を有する第１可変長セルの第
１サブセルの最初の書き込み動作が考えられる。

時間間隔Ｔ１ この第１サブセル、例えば第９図の第１サブセルは、Ｒ
５ＵＩの入力１１に供給され、それはイネーブルにされ
たゲート回路Ｇ１を介してそのレジスタＲＥＧ２に格納
される。

レジスタＲＥＧ５の一部分ＳＣＨに接続される検出器Ｄ
ＥＴＩは、処理されたサブセルのサブセル制御ヘッダ５
ＣＩ（が、このサブセルが第１のサブセル（ＳＣＨは１
１に等しい）か、否か（ＳＣＨは００又は０１に等しい
）を示すのをチエツクし、従ってその出力Ａを第１サブ
セルに関して動作し、又はそのサブセルが第１のサブセ
ルではない場合は出力Ｂを動作する。処理されたサブセ
ルは第１のサブセルと考えられるので、ＤＥＴＩの出力
Ａが動作する。その結果、サブセルに含まれる時間スタ
ンプ値、例えばＴＳＩを格納するレジスタＲＥＧ２の一
部分子ＳＴＰに接続されるゲート回路Ｇ２はイネーブル
される。従ってこの時間スタンプ値ＴＳＩは、ゲート回
路Ｇ２を介してレジスタＲＥＧ５に入力されるばかりで
な（、ゲート回路Ｇ２及びＨｌを介して、リード及びラ
イトポインタＲＰ２及びＷＰに入力される。

時間間隔Ｔ１の間、ＯＲゲート回路Ｈ２を介してメモリ
ＡＭに接続されるゲート回路Ｇ２も又イネーブルされる
ので、メモリＡＭは、リードポインタＲＰ２に格納され
たアドレスＴＳ１において読出される。その結果、アド
レスＴＳ１を有するポインタ値５ＱＬ１及びＥＯＬ　１
は、ＡＭの出力レジスタＯＲＩ及びＯＲ２に各々転送さ
れる。

レジスタＯＲＩの出力は、イネーブルにされたゲート回
路Ｇ６を介して検出回路ＤＥＴ２に供給され、それによ
ってこの検出回路ＤＥＴ２が動作する。従って検出回路
ＤＥＴ２は各ゲート回路Ｇ７又はＣ８を介して、レジス
タＯＲＩに格納されたコードが零か又は零ではないこと
に依存して、及び入力Ａが動作しているので、その出力
Ｘ１又はＣ２を作動する。例えば、零ＳＱＬコードは、
この時間スタンプ値ＴＳＩを有する第１サブセルはまだ
受信されておらず、又、これは値ＴＳ１について処理さ
れる最初のサブセルであことを示し、一方、他のＳＱＬ
コードは、時間スタンプ値ＴＳＩに関して、受信したサ
ブセルは第１セルの第１サブセルではないことを示す。

サブセルは時間スタンプ値ＴＳＩを有する第１可変長セ
ルの第１サブセルと考えられるので、出力Ｃ１が作動す
る。

バッファ管理回路ＢＭＣは、メモ９８Ｍ内の次の自由バ
ッファのアドレス、例えばＡ１を発生し、これをイネー
ブルにされたゲート回路Ｇ２４を介して、バッファメモ
リＢＭに接続されるライトポインタＷＰＩに供給する。

ここで、ライトポインタＷＰＩ及びリードポインタＲＰ
Ｉは、第３図のリード／ライトポインタＲＷＰを構成す
る。

信号Ｂ及びＣ２のどちらも第１セルの第１サブセルに対
して作動していないので、ゲート回路Ｇ１７及びＧ２０
は両方とも禁止（１ｎｈｉｂｉｔｅ）されている。

時間間隔Ｔ２ 自由バッファの前記アドレスＡ１は、イネーブにされた
ゲート回路Ｇ２３、Ｇ１０、Ｈ３及びＧ３、Ｈ４を介し
て、アドレスメモリＡＭの左及び右側部分に供給される
。ライトポインタＷＰに接続されるゲート回路Ｇ５がイ
ネーブルにされるので、ＢＭの自由バッファのアドレス
Ａ１は、アドレスＴＳＩを有するＡＭのロケーション５
ＱＬ１及びＥＯＬ　１に書込まれる。従って時間スタン
プ値ＴＳＩに対する新たにリンクされたスタート及びエ
ンドポインタはイニシャライズされる。

更に、レジスタＲＥＧ２に格納されたサブセルは、イネ
ーブにされたゲート回路０１３を介してバッファメモリ
ＢＭに格納され、それはライトポインタＷＰＩに記憶さ
れたアドレスＡ１を有するバッファ内に格納される。こ
れはゲート回路Ｇ２７及びＨｌを介して、このアドレス
がバッファメモリに供給されたときに発生する。

時間間隔Ｔ２の間、回路ＢＭＣは又次の書き込み期間Ｗ
Ｐのためのメモ９８Ｍ内の次の自由バッファを選択する
。

処理されるサブセルが最初のものでない場合（従って検
出器ＤＥＴＩの出力Ｂは動作する）又は時間スタンプ値
ＴＳ１に関して、第１セルに属さない場合（従って検出
器ＤＥＴ２の出力が作動する）、第１セルの第１サブセ
ルに対して、前述と同様な動作が実行されるが、付加的
動作が伴う。

しかしここで、これら類似した動作の間、例えば第９図
の第２サブセルの間、レジスタＲＥＧ５に記憶された時
間スタンプ値ＴＳ１は、ゲート回路Ｇ３及びＨｌを介し
て、現在リード及びライトポインタＲＰ２及びＷＰに供
給され、自由バッファのアドレス、例えばＡ２は信号Ｃ
１がこのセルに関して動作していないので、ＡＭの左側
部分に格納されない。

前記付加的動作は次に示される。

時間間隔Ｔ１ メモリＡＭの出力レジスタＯＲ２に現在格納されている
アドレスＥＯＬＩ−ＡＩは、イネーブルにされたゲート
回路Ｇ１７を介して、ライトポインタＷＰ２に記録され
る。

時間間隔Ｔ２ ＢＭＣによって供給されるアドレスＡ２は、ゲート回路
Ｈ６を制御する信号Ｃ２が動作していないので、ゲート
回路Ｇ２０を介して、メモリＬＭに格納される。この格
納は、ライトポインタＷＰ２に格納されたアドレスＡ２
において、及びゲートＧ１８とＨ８を介して行われる。

従って第１サブセルを格納するために用いられたメモリ
ＢＭのバッファのアドレスＡ２は、ＷＰ２に格納された
以前のリストのエンドアドレスＥＯＬＩ−Ａｌにリンク
される。

以上から、第２サブセルを格納するのに使用されるバッ
ファのアドレスＡ２は、時間スタンプ値ＴＳＩに割り付
けられたリストに追加されている。

なぜならば、それはメモリＡＭの対応するＥＯＬＩ内に
書込まれ、メモリＬ内の以前のＥＯＬＩ−Ａ１にリンク
されているからである。

前述の時間スタンプ値ＴＳＩを有する可変長セルは８個
のサブセルを具備するので、それら全てのサブセルはバ
ッファメモリＢＭの異なるバッファ内に格納される。そ
れによって、メモリＡＭに格納され、この時間スタンプ
値ＴＳＩに割り付けられたポインタ５ＯＬ１１及びＥＯ
Ｌ　１は、メモリＬＭに同時に書込まれるリンクされた
アドレスの第１リストを示す次の表に示されるように展
開する。

Ｍ 」 ＥＯＬＩ ポインタ　　　バッファ アドレス　　　アドレス ＡＩ　　　　Ａ（ｓ−１） ＡＩ　　　　Ａ（ｓ）　　　　　　　Ａ（ｓ−１）　　
　　　Ａ（ｓ）前述の時間スタンプＴＳ１を有する可変
長セルの次に、例えば、同一の時間スタンプ値ＴＳ２を
有し、ｐ個及びｑ個のサブセルを各々具備する二つの可
変長セルが続く場合、メモリＡＭに格納され、ＴＳ２に
割り付けられたポインタ５ＱＬ２及びＥＯＬ２は、以下
に示す表のように展開する。

この表は又、メモリＬＭ内同時に書込まれるリンクされ
たアドレスの第２リストを示す。

アドレス アドレス １ Ｂ（ｐ＋１） Ｂ（ｐ） Ｂ（ｐ＋１） 同一時間スタンプ値ＴＳ２を有するこれら二つの可変長
セルが受信された後、対応するサブセルの全てのバッフ
ァアドレス８１〜Ｂ　（ｐ＋ｑ）は、メモリＬＭ内の単
一リンクされたリストとして連結される、スタート及び
エンドのリストポインタ５ＱＬ２及びＥＯＬ２はメモリ
ＡＭの行ＴＳ２に格納される。

遅延のエンド周期ＥＰ これら期間の時間間隔Ｔ３及びＴ４の間に実行される動
作の目的は、補償の第２遅延時１ｆｊＪが尽きるとき、
完全なリスト（このリストは、前述の方法により生成さ
れ、前記スタンプ値の異なる一つに割り付けらる）を単
一読出し待ち行列にリンクすることである。これは、そ
のようなリストに含まれる全てのサブセルが前記総合遅
延時間りより遅延したとき、及びそれらサブセルが出力
ｏ１に転送される準備が整ったときに起こる。

第３図に関して説明されたように、これは、メモリＡＭ
の各ロケーションについて、そのアドレスが時間スタン
プ発生器ＴＳＧによって制御されるサイクルリードポイ
ンタＲＰ内に格納されたとき発生する。これは、ポイン
タＲＰが、ポインタ５ＯＬＩ−Ａｌ及びＥＯＬＩ−Ａ　
（ｓ）を格納するロケーションのアドレス、即ち時間ス
タンプ値ＴＳ１を含むとき、この最初にリンクされたリ
ストの５個のサブセルは、メモリＬＭに格納されたＡ１
、Ａ２、・・・Ａ　（ｓ）の順序で読出される状態にあ
ることを意味し、一方ポインタＲＰが５ＯＬＩ−Ｂｌ及
びＥＯＬ２−Ｂ　（ｐ＋ｑ）を格納するロケーションの
アドレス、即ち時間スタンプ値ＴＳ２を含むとき、第２
のリンクされたリストのｐ＋ｑサブセルはメモリＬＭに
格納されたＢ１、Ｂ２、　　　・Ｂ　（ｐ＋ｑ）の順序
で読出される状態にある。以前のリスト及び次のリスト
に続けて、これら第１及び第２リストのサブセルのこの
読出し動作を達成するために、それらは連続的出力待ち
行列に置かれなければならない。

この待ち行列動作の準備の説明を容品にするために、前
記二つの表に先行する既に必要なリストがあればそれは
待ち行列しており、この待ち行列の現在のスタートアド
レスは５ＯＱ−Ｘであり、一方現在のエンドアドレスは
Ｅ　ＯＱ　−Ｙ’であると仮定する。

時間スタンプ発生器ＴＳＧによって供給される時１８ノ
スタンプ間隔ＴＳＩの時間間隔Ｔ３及びＴ４の間、次の
動作が実行される。

時間間隔Ｔ３ リードポインタＲＰはアドレスＴＳＩを含み、ゲート回
路Ｇ１２はイネーブルされるので、リストのエンドアド
レスＥＯＬＩ−Ａ　（ｓ）ばがりでなく、リストのスタ
ートアドレスはメモリＡＭから読出され、各出力レジス
タＯＲ１及びＯＲ２に格納される。

リストのスタートアドレス５ＯＬＩ−ＡＩは、イネーブ
ルされたゲート回路Ｇ１４及びＢ５を介して、メモリＬ
Ｍに供給され、ゲート回路Ｇ１６はイネーブルされてい
るので、このスタートアドレスは待ち行列のエンドポイ
ンタＥＯＱ内に格納されたこのメモリの待ち行列のエン
ドアドレスＹの待ち行列のエンドアドレスＹに書込まれ
る。前記最初にリンクされたリストの５ＯＬＩ−ＡＩ及
びＥＯＬ　１−Ａ　（ｓ）を有するスタートアドレスは
、そのときまでに設定されている出方待ち行列のエンド
アドレスＥＯＱ−Ｙにリンクされる。従って前記最初に
リンクされたリストは出力待ち行列の以前にリンクされ
たリストにリンクされる。

時間間隔Ｔ４ ＡＭの出力レジスタＯＲ２に格納されたリストのエンド
アドレスＥＯＬＩ−Ａ　（ｓ）は、イネーブルされたゲ
ート回路Ｇ１５を介して、待ち行列のエンドライトポイ
ンタＥＯＱに転送され、そこで値Ｙと置き代わる。従っ
て前記第１リストのエンドアドレスＥ　ＯＬ　１　＝　
Ａ　（５）は、出力待ち行列の新たなエンドアドレスＥ
ＯＱとなる。

待ち行列のスタートリードＳＯＱ内に格納されたアドレ
スＡ１はイネーブルされたゲート回路Ｇ２５を介してリ
ードポインタＲＰＩに供給される。それはゲート回路Ｇ
２６を介して解放されるためにバッファ管理回路に供給
される。

アドレスＡ１に格納され、アドレスＳ２にイネーブルに
されたゲート回路Ｇ２１はメモイＬＭから読出され、出
力レジスタＯＲ３に格納される。

リセット信号Ｒ３が発生し、ゲート回路Ｇ９がイネーブ
ルされた場合、ゲート回路Ｇｌｌ及びＢ９がイネーブル
となるので、時間スタンプＴＳＧによってライトポイン
タＷＰ３に供給されたアドレスＴＳＩを有するロケーシ
ョンストリングＳＱＬ　１及びＥＯＬＩには値零が書込
まれる。

同様に、前記第２リストの５ＱＬ２及びＥＯ２が時間ス
タンプ間隔ＴＳ２の間に読出されたとき、第２リストの
スタートアドレス５ＱＬ２−８１はメモリＬＭ内で待ち
行列のエンドアドレスＥＯＱ−Ａ　（Ｓ）にリンクされ
、 第２リストのエンドアドレスＥＯＬ２−Ｂ　（ｐ十ｑ）
は新たな待ち行列のエンドアドレスとなる。第２リスト
は第１リストにリンクされ、出力待ち行列に含まれる。

同様な方法で、他のリストは、その最終エンドアドレス
、例えば２がポインタＥＯＱに格納される待ち行列にリ
ンクされる。

読出し期間ＰＲ このような期間、即ち時間間隔Ｔ５の間に実行される動
作の目的は、形成された前記出力待ち行列部を形成する
サブセルをメモリＢＭから首尾よく読出すことである。

簡単のため、前記第１及び第２リストに先行するリスト
にリンクされたリスト部を形成するサブセルがあれば、
それは既に読出されていると仮定する。これは、第１リ
ストの待ち行列のスタートアドレスＡ１はＳＯＱに格納
され、一方ＷＯＱに格納された待ち行列のエンドアドレ
スは前述されたようにＺであることを意味する。

ゲート回路Ｇ１９はイネーブルとなるので、リードポイ
ンタＲＰＩはバッファメモリＢＭの待ち行列のスタート
アドレスＡ１からサブセルを読出し、それをＲ５ＵＩの
出力０１に供給する。

回路ＢＭＸは効果的に読出されたサブセルが格納された
バッファを解放する。

出力レジスタＯＲ３に格納され、アドレスＡ２にイネー
ブルにされたゲート回路Ｇ２２は待ち行列のスタートポ
インタＳＯＱに転送される。

このようにして、バッファメモリＢＭに格納されたサブ
セルは正しい順序で読出される。

第７図の原ｎりに基づくリシーケンシングシステムは、
第１０図のリシーケンシングシステムから容易に得るこ
とができ、第１０図のシステムは第３図の原則に従って
動作する。

第１０図のリシーケンシングシステムは、固定した数、
例えばｎ個のサブセルを具備するセルを処理できるよう
に適合させることができる。事実この場合、 サブセル制御ヘッダ５ＣＩ（をサブセルを定義するのに
使用する代わりに、ｎ個のサブセルがｎ計数値の各々一
つによって定義される。

バッファ管理回路ＢＭＣは、それらがクリアされたとき
、サブセルバッファの代わりに自由セルのアドレスを供
給する。

メモリＡＭ及びＬＭはサブセルの代わりにセルを管理す
る。

メモリＢＭはさらにサブセルのライト及びリードに関す
る動作を実行すべきであるが、カウンタが各メモリアク
セスに対して提供されるべきであり、関連するセルバッ
ファエリア内の特定なサブセルロケーション・アドレス
におけるセルあたりのｎ個のサブセルに１をカウントす
る。

第１０図のリシーケンシングシステムは、固定長セルを
分離処理するの使用することができ、サブセルには分離
されない。この場合、 システムはサブセルの代りにセルを扱うべきであり、 第１セルと、与えられたＴＳＴＰ値（前記Ｃ１及びＣ２
を含む）に関する次のセルの間の区別のみがなされる。

レジスタＲＥＧ５は削除される。

第１０図のリシーケンシングシステムにおいて、供給さ
れた各サブセルは、ライト時間間隔、遅延時間間隔、リ
ード時間間隔の間に更に分離される。

なぜならば、Ｒ５ＵＩのような各リシーケンシングユニ
ットは同一のビットレート（ｂｉｔｒａｔｃ　）で動作
する一つの入力及び一つの出力を有するからである。リ
シーケンシングＲＳＵ１ユニットがＵ個の入力と同じ出
力回路ＯＣＩに接続されるｖ個の出力を有し、同一ビッ
トレートで動作する場合、遅延間隔の単一エンド及び■
ソー１間隔が続くｕライ８間隔の間に各サブセルを更に
分割しなければならない。

これは特に非同期転送モード用語 （Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏ
ｄｅ　ｔｅｒｓｌｎｏ！ｏｇｙ）であるが、ここではワ
ードセルが用いられる。しかし、ワードパケットを使用
することもできる。

以上、この発明の原則が特定の装置を参照して説明され
たが、この説明は例示的なものであり、この発明の範囲
を限定するものではない。

（発明の効果） この発明のリシーケンシングシステムは従来のシステム
に比べ、比較的簡単な構造を有する。即ち、この発明の
時間スタンプ発生器を用いることによって、従来のよう
な第１及び第２遅延時間を測定する手段を必要としない
。更にこの発明の効果は、現在の時刻をスイッチングノ
ードの入力と出力に分配する従来のような時間スタンプ
発生器を使用する必要がないことである。

【図面の簡単な説明】

第１図はこの発明のリシーケンシングシステムの第１形
式を有するセル通信スイッチングシステムのスイッチン
グノードを示す略図、 第２．３．４図は、第１図のリシーケンシングシステム
の一部を形成するリシーケンシングユニットＲ８ＵＩの
第１、第２、第３実施例を各々示す略図、 第５図はこの発明によるリシーケンシングシステムの第
２形式を有するセル通信スイッチングシステムのスイッ
チングノードを示す略図、第６．７．８図は第５図のリ
シーケンシングシステムに含まれるリシーケンシングユ
ニットＲ８ＵＩの第１．２．３実施例を各々示す略図、
第９図は可変長セルを示し、 第１０図は第３図の原則に基づき、第９図のセルを用い
るリシーケンシングシステムの実施例の詳細を示す。

Claims (1)

1. 【特許請求の範囲】 （１）セル・スイッチングシステム（ｃｅｌｌｓｗｉｔ
   ｃｈｉｎｇｓｙｓｔｅｍ）のスイッチングノード（ｓｗ
   ｉｔｃｈｉｎｇｎｏｄｅ：ＳＮ）に用いられるシステム
   であって、スイッチングネットワーク（ＳＮＷ）の入力
   （ＩＮ１／ＩＮＭ）から出力（ＯＵＴ１／ＯＵＴＮ）に
   転送されるセルは、可変第１遅延時間を受け、前記セル
   が前記入力に供給されたときのシーケンスを前記出力に
   おいて回復することができるリシーケンシングシステム
   において、付加的可変第２遅延時間を前記出力において
   前記セルに与えることができ、前記第２遅延時間は各セ
   ルについて、前記２つの遅延時間の合計が実質的に所定
   総合値に等しいように選択されることを特徴とするリシ
   ーケンシングシステム。 （２）連続的時間スタンプ値（ＴＳＴＰ）を発生する時
   間スタンプ発生器（ＴＳＧ）と、前記入力に接続され、
   前記発生器（ＴＳＧ）によって供給される第１時間スタ
   ンプ値を、供給される前記セルに各々関連させる手段（
   ＩＣ１／ＩＣＭ）と、 前記出力に接続され、前記時間スタンプ発生器（ＴＳＧ
   ）が、前記第１時間スタンプ値と前記所定総合値の加算
   値に等しい第２時間スタンプ値を発生するときにのみ、
   受信したセルを出力端子（Ｏ１／ＯＮ）に供給するリシ
   ーケンシングユニット（ＲＳＵ１／ＲＳＵＮ）と、 を具備することを特徴とする請求項１記載のリシーケン
   シングシステム（第１図）。 （３）前記スイッチングネットワーク（ＳＮＷ）に接続
   され、前記出力において前記各セルの前記第１遅延時間
   を測定し、前記第１遅延時間を第１遅延スタンプ値（Ｄ
   ＳＴＰ）として、それらセルに関連させる手段（ＤＭＣ
   ）と、 前記出力に接続され、前記所定総合値と前記測定した第
   １遅延スタンプ値の差に等しい前記第２遅延時間を、受
   信したセルに与えるリシーケンシングユニット（ＲＳＵ
   １／ＲＳＵＮ）と、を更に具備することを特徴とする請
   求項１記載のリシーケンシングシステム（第５図）。 （４）前記第１時間スタンプ値は前記セルの時間スタン
   プ領域（ＴＳＴＰ）を形成することを特徴とする請求項
   ２記載のリシーケンシングシステム。 （５）前記リシーケンシングユニット（ＲＳＵ１）は、 前記出力（ＯＵＴ１／ＯＵＴＮ）において受信したセル
   を格納する入力レジスタ（ＲＥＧ１）と、 前記時間スタンプ発生器（ＴＳＧ）によって、循環的に
   発生する前記第１時間スタンプ値（１〜Ｐ）の異なる値
   に各々割り付けられた複数のファストイン・ファストア
   ウト格納レジスタ（Ｆ１〜ＦＰ）と、 前記入力レジスタ（ＲＥＧ１）を前記格納レジスタ（Ｆ
   １〜ＦＰ）に接続し、前記セルに関連する前記第１時間
   スタンプ値によって制御され、前記セルを前記入力レジ
   スタ（ＲＥＧ１）から、この時間スタンプ値（ＴＳＴＰ
   ）に割り付けられた前記格納レジスタに転送する手段（
   ＤＥＭＵＸ）と、 前記格納レジスタ（Ｆ１〜ＦＰ）を前記リシーケンシン
   グユニット（ＲＳＵ１）の出力端子（Ｏ１）に接続し、
   前記時間スタンンプ発生器（ＴＳＧ）によって制御され
   、前記時間スタンプ発生器（ＴＳＧ）が、前記格納レジ
   スタの割り付けられた前記時間スタンプ値と、前記発生
   器の１サイクルの継続時間に等しい前記所定の総合値（
   Ｄ）との加算値に等しい時間スタンプ値を発生したとき
   にのみ、前記セルを前記格納レジスタから前記出力端子
   （Ｏ１）に転送する手段（ＭＵＸ）と、 を更に具備することを特徴とする請求項２記載のリシー
   ケンシングシステム（第２図）。（６）前記出力に受信
   されたセルを格納する入力レジスタ（ＲＥＧ２）と、 前記入力レジスタ（ＲＥＧ２）の出力に接続される入力
   （Ｄ）、及び前記リシーケンシングユニットの出力を構
   成する出力（Ｏ１）を有するバッファメモリ（ＢＭ）と
   、 前記バッファメモリ（ＢＭ）のバッファのフリー／ビジ
   ー状態を管理し、自由バッファのアドレスを前記セルに
   割り付けるバッファ管理回路（ＢＭＣ）と、 前記バッファメモリに接続されるリード／ライトポイン
   タ（ＲＷＰ）と、 前記時間スタンプ値の各々異なる一つに割り付けられる
   複数組のロケーションを有するアドレスメモリ（ＡＭ）
   と、ここで前記時間スタンプ値（１〜Ｐ）は循環する方
   法で前記発生器（ＴＳＧ）によって発生し、１サイクル
   の時間は前記総合遅延値に等しく、 前記アドレスメモリに接続され、前記複数組のロケーシ
   ョンの内容を循環的に読出す循環リードポインタ（ＲＰ
   ）と、 前記入力レジスタと前記アドレスメモリに接続され、前
   記セルに関する前記時間スタンプ値を格納できるライト
   ポインタ（ＷＰ）であって、前記セルは関連する時間ス
   タンプ値（ＴＳＴＰ）及び前記セルに対する割り付けを
   有するセルの前記入力レジスタ（ＲＥＧ１）における受
   信の結果得られ、自由バッファメモリアドレス（Ａ）の
   前記バッファ管理回路（ＢＭＣ）の管理の下に、前記自
   由バッファアドレス（Ａ）は、前記ライトポインタによ
   って前記時間スタンプ値（ＴＳＴＰ）に割り付けられた
   前記アドレスバッファ（ＡＭ）の複数組のロケーション
   の中の一つのロケーションに書込まれ、前記セルは前記
   リード／ライトポインタ（ＲＷＰ）によって前記バッフ
   ァメモリ（ＢＭ）の前記バッファメモリアドレスに書込
   まれ、前記循環リードポインタが前記アドレスメモリ（
   ＡＭ）から前記アドレス（Ａ）を読出すとき、前記リー
   ド／ライトポインタ（ＲＷＰ）に対してそのアドレスが
   供給され、前記リード／ライトポインンタは前記バッフ
   ァメモリ（ＢＭ）から前記セルを読出すことを特徴とす
   る請求項２記載のリシーケンシングシステム（第３図）
   。 （７）前記リシーケンシングユニット（ＲＳＵ１）は、 前記出力に受信されたセルを格納するバッファメモリ（
   ＢＭ）と、 前記バッファメモリ（ＢＭ）の出力に接続されるレジス
   タ（ＲＥＧ３）と、 前記バッファメモリに格納された全てのセルを、セル時
   間間隔の間に、前記入力レジスタに転送する手段と、 前記入力レジスタ（ＲＥＧ３）に接続され、前記入力レ
   ジスタ（ＲＥＧ３）に格納されたセルに関連する第１遅
   延スタンプ値を前記所定の総合値（Ｄ）に加算する加算
   回路（ＡＤＤ）と、前記加算動作の結果と前記発生器（
   ＴＳＧ）によって供給される前記時間スタンプ値を比較
   するコンパレータ（ＣＯＭＰ）と、 前記入力レジスタ（ＲＥＧ３）に格納されたセルを、前
   記比較の結果に応じて、前記リシーケンシングユニット
   の出力端子（Ｏ１）、又は前記バッファメモリに供給す
   るゲート手段（ＧＣ１、ＧＣ２）と、 を更に具備することを特徴とする請求項２記載のリシー
   ケンシングシステム（第４図）。（８）前記リシーケン
   シングユニット（ＲＳＵ１）は、 前記出力（ＯＵＴ１、ＯＵＴＮ）に受信されたセルを格
   納する入力レジスタ（ＲＥＧ１）と、循環する方法で連
   続的に遅延スタンプ値を発生する遅延時間発生器手段（
   ＲＯＰ）であって、１サイクルの継続時間は前記総合遅
   延値に等しく、前記遅延時間発生器（ＲＯＰ）によって
   供給される前記遅延時間から、前記セルに関連する第１
   遅延スタンプ値を減算し、それによって結果的遅延スタ
   ンプ値を供給する減算回路（ＳＵＢ）と、前記結果的遅
   延スタンプ値（１〜Ｐ）の各々一つに割り付けられた複
   数のファストイン・ファストアウト格納レジスタ（Ｆ１
   〜ＦＰ）と、前記入力レジスタ（ＲＥＧ１）を前記格納
   レジスタ（Ｆ１〜ＦＰ）に接続し、前記結果的遅延スタ
   ンプ値によって制御され、前記セルを前記入力レジスタ
   （ＲＥＧ１）から前記減算器によって供給される前記結
   果的遅延スタンプ値に割り付けられた前記格納レジスタ
   に転送する手段（ＤＥＭＵＸ）と、 前記遅延時間発生器手段（ＲＯＰ）が、前記格納レジス
   タが割り付けられた前記結果的遅延スタンプ値と前記所
   定総合値（Ｄ）の合計値に等しい遅延スタンプ値を発生
   したときに、前記格納レジスタ（Ｆ１〜ＦＰ）を前記リ
   シーケンシングユニット（ＲＳＵ１）に接続し、前記セ
   ルを前記格納レジスタから前記出力端子（Ｏ１）に転送
   する手段（ＭＵＸ）と、 を更に具備することを特徴とする請求項３記載のリシー
   ケンシングシステム（第６図）。（９）前記リシーケン
   シングユニットは、 前記入力レジスタ（ＲＥＧ２）の出力に接続される入力
   （Ｄ）、及び前記シシーケンシングユニットの出力を構
   成する出力（Ｏ１）を有するバッファメモリ（ＢＭ）と
   、 前記バッファメモリ（ＢＭ）のバッファのフリー／ビジ
   ー状態を管理し、前記自由バッファのアドレスを前記セ
   ルに割り付けるバッファメモリ管理回路（ＢＭＣ）と、 前記アドレスメモリ（ＡＭ）に接続されるリード／ライ
   トポインタ（ＲＷＰ）と、 連続する遅延スタンプ値を循環する方法で発生し、その
   １サイクルの継続時間は前記総合遅延値に等しい遅延ス
   タンプ値発生手段（ＲＯＰ）と、前記遅延スタンプ発生
   器手段（ＲＯＰ）によって供給される前記遅延スタンプ
   値から、前記セルに関連する前記第１遅延スタンプを減
   算し、それによって結果的遅延遅延スタンプ値を供給す
   る減算回路手段（ＳＵＢ）と、 前記減算回路（ＳＵＢ）によって供給される前記結果的
   遅延スタンプ値の各々に割り付けられた複数組のロケー
   ションを有するアドレスメモリ（ＡＭ）と、 前記アドレスメモリ（ＡＭ）に接続され、前記減算回路
   （ＳＵＢ）によって供給される前記結果的遅延スタンプ
   値を格納するライトポインタ（ＷＰ）と、 前記発生器（ＲＯＰ）によって制御され、前記アドレス
   メモリ（ＡＭ）に接続され、前記複数組のロケーション
   の内容を循環的に読出す循環リードポインタ（ＲＰ）と
   を具備し、関連する第１遅延スタンプ値（ＤＳＴＰ）、
   及び前記セルに対する割り付けを有するセルの前記入力
   レジスタ（ＲＥＧ２）における受信の結果得られ、前記
   自由バッファメモリアドレス（Ａ）の前記バッファ管理
   回路（ＢＭＣ）の管理の下に、前記自由バッファアドレ
   ス（Ａ）は、前記ライトポインタ（ＷＰ）によって、前
   記結果的遅延スタンプ値（ＲＯＰ−ＤＳＴＰ）に割り付
   けられた前記アドレスバッファ（ＡＭ）の複数組のロケ
   ーションの中の一つに書込まれ、前記リードポインタ（
   ＲＰ）が前記アドレス（Ａ）を前記アドレスメモリ（Ａ
   Ｍ）から読出すとき、それは前記セルを前記バッファメ
   モリから読出す前記リード／ライトポインタ（ＲＷＰ）
   にそれを供給することを特徴とする請求項３記載のリシ
   ーケンシングシステム（第７図）。 （１０）前記出力手段（ＲＳＵ１）は、 前記出力に受信されたセルを格納するバッファメモリ（
   ＢＭ）と、 前記バッファメモリ（ＢＭ）の出力に接続されるレジス
   タ（ＲＥＧ３）と、 前記バッファメモリ（ＢＭ）に格納された全てのセルを
   、セル時間間隔の間に前記入力レジスタ（ＲＥＧ３）へ
   転送する手段と、 前記入力レジスタ（ＲＥＧ３）に格納されたセルに関連
   する第１遅延スタンプ値と、前記所定の総合値（Ｄ）を
   比較するコンパレータ（ＣＯＭＰ）と、 前記比較の結果に応じて、前記入力レジスタ（ＲＥＧ３
   ）に格納されたセルを前記出力手段、又は前記バッファ
   メモリに供給するゲート手段（ＧＣ１、ＧＣ２）と、こ
   こで、フィードバックセルの前記時間値は１加算回路（
   ＡＤＤ１）内で１を加算され、 を更に具備することを特徴とする請求項３記載のリシー
   ケンシングシステム（第８図）。（１１）前記第１遅延
   時間は、前記セルの遅延時間領域（ＤＳＴＰ）に含まれ
   ることを特徴とする請求項３記載のリシーケンシングシ
   ステム。 （１２）一連のサブセルによって各々構成され、前記リ
   シーケンシングユニット（ＲＳＵ１）の入力に接続され
   るセルのリシーケンシングを実行するために、前記リシ
   ーケンシングユニットは書き込み動作の間（ＷＰ）に、
   前記サブセルが書込まれる前記バッファメモリ（ＢＭ）
   の前記バッファメモリアドレスのリストを設定し、各リ
   ストの前記アドレスは、前記ライトポインタ（ＷＰ）に
   よって供給される同一のスタンプ値（ＴＳＴＰ、ＲＯＰ
   −ＤＳＴＰ）を有するセルのサブセルに属し、遅延の終
   り動作（ＥＤ）の間に、出力待ち行列に前記リストを前
   記読出しポインタ（ＲＰ）によって供給された順序に配
   列し、読出し動作（ＲＰ）の間に前記サブセルを前記バ
   ッファメモリから、それらのアドレスが前記待ち行列に
   格納されたときの順序で前記サブセルを読出し、それら
   サブセルを前記リシーケンシングユニットの出力に供給
   することを特徴とする請求項６又は９記載のリシーケン
   シングシステム。 （１３）前記リシーケンシングユニット（ＲＳＵ１）は
   、 同一スタンプ値（ＴＳＴＰ、ＲＯＰ−ＤＳＴＰ）を有す
   る全てのセルの連続するサブセルのバッファメモリアド
   レスを連結するのに用いられるリンクメモリ（ＬＭ）で
   あって、前記アドレスメモリの前記ライトポインタ（Ｗ
   Ｐ）によって供給されるアドレスに、前記リストの前記
   第１及び最後のサブセルのリストのスタート（ＳＯＬ１
   ）及びリストのエンド（ＥＯＬ１）バッファメモリアド
   レスを格納することによって、及び前記リンクメモリ（
   ＬＭ）に前記リストのスタートおよびエンドアドレス（
   ＳＯＬ１、ＥＯＬ１）をリンクする中間サブセルアドレ
   スを格納することによって前記リストを設定するリンク
   メモリ（ＬＭ）を更に具備することを特徴とする請求項
   １２記載のリシーケンシングシステム。 （１４）前記入力レジスタ（ＲＥＧ２）にサブセルが受
   信された後、前記リシーケンシングユニット（ＲＳＵ１
   ）は、前記サブセルが同一の時間スタンプ値又は結果的
   遅延スタンプ値を有し、リスト又は一組のセルの最初の
   セルの第１サブセルかどうか検査し、その結果、前記ラ
   イトポインタ（ＷＰ）によって供給される前記アドレス
   メモリ内のアドレスの不在リストをイニシャライズし、
   又は前記アドレスメモリ（ＡＭ）及び前記リンクメモリ
   （ＬＭ）内の存在リストを更新することを特徴とする請
   求項１３記載のリシーケンシングシステム。 （１５）前記イニシャライズ動作は、前記リストのスタ
   ート及びリストのエンドアドレス（ＳＯＬ１、ＥＯＬ１
   ）を設定することによって実行され、前記リストのスタ
   ート及びエンドアドレスは、前記バッファ管理回路（Ｂ
   ＭＣ）によって最初に受信された前記サブセルに割り付
   けられたバッファメモリアドレス（Ａ１）に等しいこと
   を特徴とする請求項１４記載のリシーケンシングシステ
   ム。 （１６）前記アドレスメモリ（ＡＭ）の前記更新動作は
   、前記受信したサブセルのバッファメモリアドレス（Ａ
   ２）に等しい前記リストのエンドアドレス（ＥＯＬ１）
   を設定することによって実行され、一方、前記リンクメ
   モリ（ＬＭ）の更新は前記リンクメモリ（ＬＭ）内の前
   記リストのエンドアドレス（ＥＯＬ１＝Ａ１）に受信し
   た前記サブセルのバッファメモリアドレス（Ａ２）を格
   納することによって実行されることを特徴とする請求項
   １４記載のリシーケンシングシステム。 （１７）前記リシーケンシングユニット （ＲＳＵ１）は、前記リンクメモリ（ＬＭ）に各々接続
   される待ち行列のスタートポインタ（ＳＯＱ）および待
   ち行列のエンドライトポインタ（ＥＯＱ）を有し、前記
   二つのポインタは、前記アドレスメモリ（ＡＭ）から得
   られるリストのスタートアドレス（ＳＯＬ１）及びリス
   トのエンドアドレス（ＥＯＬ１）を読出すことによって
   得られ、前記リードポインタは、前記リストのスタート
   アドレス（ＳＯＬ１）を前記待ち行列のエンド・ライト
   ポインタ（ＥＯＱ）によって供給される前記リンクメモ
   リ（ＬＭ）のアドレスに格納することによって、及びそ
   の結果前記リストのエンドアドレス（ＥＯＬ１）を前記
   待ち表列のエンドポインタ（ＥＯＱ）に格納することに
   よって、前記リストを前記待ち行列内に有することを特
   徴とする請求項１３記載のリシーケンシングシステム。 （１８）バッファメモリ読出し動作の間、前記待ち行列
   のスタートポインタ（ＳＯＱ）はバッファメモリアドレ
   ス（ＢＭ）を前記バッファメモリ（ＢＭ）供給し、前記
   リンクメモリ（ＬＭ）のこのアドレスを読出し、その結
   果得られたアドレスは前記待ち行列のスタートポインタ
   （ＳＯＱ）にフィードバックされることを特徴とする請
   求項１７記載のリシーケンシングシステム。 （１９）前記リシーケンシングユニット（ＲＳＵ１）は
   、前記アドレスメモリ（ＡＭ）をリセットし、バッファ
   メモリ読出し動作の間にリストの不在を示すリセット手
   段（Ｇ９）を含むことを特徴とする請求項１２及び１４
   記載のリシーケンシングシステム。 （２０）前記セルは前記スタンプ値（ＴＳＴＰ、ＤＳＴ
   Ｐ）を含み、前記サブセルは、前記サブセルがセルの第
   １サブセルかどうかを示すコード（ＳＣＨ）を各々有し
   、及び前記入力レジスタ（ＲＥＧ２）に格納されたサブ
   セルが第１セルの第１サブセルかどうかを検出する手段
   を含み、これら手段は、 前記入力レジスタ（ＲＥＧ２）に接続され、前記コード
   （ＳＣＨ）を読むことができ、前記サブセルが第１のサ
   ブセルかどうかを示す出力信号（Ａ、Ｂ）を供給する第
   １検出手段（ＤＥＴ１）と、 前記アドレスメモリに接続され、前記サブセルの前記ス
   タンプ値（ＴＳＴＰ、ＤＳＴＰ）から得られるこのメモ
   リのアドレスを読出す第２リードポインタ（ＲＰ２）と
   、 前記アドレスメモリに接続され、前記指示信号（Ａ、Ｂ
   ）を用いて、前記第２リードポインタによって読出され
   たリストのスタートアドレスが、前記第１サブセルは第
   １セル（Ｃ１）に属するか、又は属さないか（Ｃ２）ど
   ちらを示しているかを検査する第２検出回路（ＤＥＴ２
   ）を有することを特徴とする請求項１４、及び４又は１
   １記載のリシーケンシングシステム。 （２１）前記リシーケンシングユニットはｕ個の入力、
   及び同一出力回路に接続されるｖ個の同等な出力を有し
   、前記各ｖ個の出力に関する前記セルのビットレートは
   前記各ｕ個の出力のｗ倍であり、及び前記リシーケンシ
   ングユニットはサブセル時間間隔の間、連続的に書き込
   み動作をｕ回、遅延のエンド動作を１回、読出し動作を
   ｖ×ｗ回実行することを特徴とする請求項１２記載のリ
   シーケンシングシステム。