JPH03165525A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03165525A JPH03165525A JP1306309A JP30630989A JPH03165525A JP H03165525 A JPH03165525 A JP H03165525A JP 1306309 A JP1306309 A JP 1306309A JP 30630989 A JP30630989 A JP 30630989A JP H03165525 A JPH03165525 A JP H03165525A
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- Japan
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- resist
- film
- buried
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイポーラトランジスタ、特に、ベース・エミッタをセ
ルフアラインメントプロセスで形成するトランジスタに
関し、 エミッタ窓におけるバリアメタルのステップカバレッジ
の問題をなくし、エミッタ電極と半導体基板との反応を
完全に防止することを目的とし、半導体基板上に形成さ
れた膜にエミッタ窓を形成して該エミッタ窓を含む領域
に埋込みエミッタ層を形成する工程と、埋込みエミッタ
層に形成されている溝内にレジストを、その表面が埋込
みエミッタ層の前記膜上の表面の高さよりも低くなるよ
うに埋込み、レジストをマスクにして埋込みエミッタ層
の前記膜上の厚さ表面段差を軽減する工程と、レジスト
を除去し、表面にバリアメタルを形成する工程とを含む
。
ルフアラインメントプロセスで形成するトランジスタに
関し、 エミッタ窓におけるバリアメタルのステップカバレッジ
の問題をなくし、エミッタ電極と半導体基板との反応を
完全に防止することを目的とし、半導体基板上に形成さ
れた膜にエミッタ窓を形成して該エミッタ窓を含む領域
に埋込みエミッタ層を形成する工程と、埋込みエミッタ
層に形成されている溝内にレジストを、その表面が埋込
みエミッタ層の前記膜上の表面の高さよりも低くなるよ
うに埋込み、レジストをマスクにして埋込みエミッタ層
の前記膜上の厚さ表面段差を軽減する工程と、レジスト
を除去し、表面にバリアメタルを形成する工程とを含む
。
（産業上の利用分野〕
本発明は、バイポーラトランジスタ、特に、ベース・エ
ミッタをセルファラインメンドブ０セスで形成するトラ
ンジスタに関する。
ミッタをセルファラインメンドブ０セスで形成するトラ
ンジスタに関する。
近年の半導体装置の＾集積化に伴ない、半導体基板（シ
リコン基板）に形成される接合部分の深さは著しく浅く
なっている。従って、シリコン基板（エミッタ拡散°層
）とコンタクトをとるアルミニウム電極（エミッタ電極
）を有する構造の半導体装置においては、このアルミニ
ウム電極とシリコン基板との間の反応を完全に抑える必
要がある。
リコン基板）に形成される接合部分の深さは著しく浅く
なっている。従って、シリコン基板（エミッタ拡散°層
）とコンタクトをとるアルミニウム電極（エミッタ電極
）を有する構造の半導体装置においては、このアルミニ
ウム電極とシリコン基板との間の反応を完全に抑える必
要がある。
そこで、この反応を抑えるためにエミッタ窓にバリアメ
タルを形成する方法が知られているが、このバリアメタ
ルのステップカバレッジが良好でないと上記反応を抑え
ることができないため、バリ７メタルのステップカバレ
ッジの向上が要求されている。
タルを形成する方法が知られているが、このバリアメタ
ルのステップカバレッジが良好でないと上記反応を抑え
ることができないため、バリ７メタルのステップカバレ
ッジの向上が要求されている。
第２図は従来の一例の構成断面図を示す。同図において
、シリコン基板１に多結晶シリコンＩＩ２゜酸化シリコ
ン膜３ （ＣＶＤ法）を堆積してここにエミッタ窓４を
形成し、内部ベース拡散層５ａ。
、シリコン基板１に多結晶シリコンＩＩ２゜酸化シリコ
ン膜３ （ＣＶＤ法）を堆積してここにエミッタ窓４を
形成し、内部ベース拡散層５ａ。
外部ベース拡散１５ｂを形成する。次に、ＣＶＤ法で酸
化シリコンＩ！（７）を堆積し、続いて多結晶シリコン
膜（６）を堆積し、異方性エツチングによって側壁多結
晶シリコン膜６１等方性エツチングによって側壁酸化シ
リコン膜７（エミッタ・ベース絶縁膜）を形成する。次
に、エミッタ窓に多結晶シリコン１１９（エミッタ）を
形成し、シリコン基板１にエミッタ拡散層８を形成し、
更に、後述のバリアメタルとのコンタクトを良好にする
ためにアルミニウムーシリコン膜１０を１００人形成し
、その上に窒化チタン等のバリアメタル１１を１０００
人の厚さに形成する。続いて、アルミニウム電極１２（
エミッタ電極）を形成する。バリアメタル１１により、
アルミニウム電極１２とシリコン基板１との間の反応が
防止される。
化シリコンＩ！（７）を堆積し、続いて多結晶シリコン
膜（６）を堆積し、異方性エツチングによって側壁多結
晶シリコン膜６１等方性エツチングによって側壁酸化シ
リコン膜７（エミッタ・ベース絶縁膜）を形成する。次
に、エミッタ窓に多結晶シリコン１１９（エミッタ）を
形成し、シリコン基板１にエミッタ拡散層８を形成し、
更に、後述のバリアメタルとのコンタクトを良好にする
ためにアルミニウムーシリコン膜１０を１００人形成し
、その上に窒化チタン等のバリアメタル１１を１０００
人の厚さに形成する。続いて、アルミニウム電極１２（
エミッタ電極）を形成する。バリアメタル１１により、
アルミニウム電極１２とシリコン基板１との間の反応が
防止される。
窒化チタン等のバリアメタルは一般にステップカバレッ
ジが悪く、このため、特にエミッタ窓が高アスペクト比
に形成されている場合、多結晶シリコン膜９（エミッタ
）が１０００Å以下のように薄く形成されているとバリ
アメタル１１がエミッタ窓の側壁及び底部（多結晶シリ
コン膜９）に良好に形成されない。そこで、多結晶シリ
コン族９（エミッタ）の膜厚を２０００人以上としてい
た。
ジが悪く、このため、特にエミッタ窓が高アスペクト比
に形成されている場合、多結晶シリコン膜９（エミッタ
）が１０００Å以下のように薄く形成されているとバリ
アメタル１１がエミッタ窓の側壁及び底部（多結晶シリ
コン膜９）に良好に形成されない。そこで、多結晶シリ
コン族９（エミッタ）の膜厚を２０００人以上としてい
た。
このため、エミッタ窓外において、多結晶シリコン膜９
の表面段差Ａが太き（なり、もともとステップカバレッ
ジが悪いバリ７メタル１１がこの表面段差部に良好に形
成されず、後工程における熱処理において？ルミニウム
電極１２（エミッタ電極）とシリコン基板１との間に反
応を生じ、トランジスタ特性が不良となる問題点があっ
た。
の表面段差Ａが太き（なり、もともとステップカバレッ
ジが悪いバリ７メタル１１がこの表面段差部に良好に形
成されず、後工程における熱処理において？ルミニウム
電極１２（エミッタ電極）とシリコン基板１との間に反
応を生じ、トランジスタ特性が不良となる問題点があっ
た。
本発明は、エミッタ窓外のエミッタ膜の表面段差部分に
おけるバリアメタルのステップカバレッジの問題をなく
し、エミッタ電極と半導体基板との反応を完全に防止で
きる半導体装置の製造方法を提供することを目的とする
。
おけるバリアメタルのステップカバレッジの問題をなく
し、エミッタ電極と半導体基板との反応を完全に防止で
きる半導体装置の製造方法を提供することを目的とする
。
上記問題点は、半導体基板上に形成された躾にエミッタ
窓を形成して該エミッタ窓を含む領域に埋込みエミッタ
層を形成する工程と、該埋込みエミッタ層のエミッタ窓
内に形成されている溝内にレジストを、その表面が該埋
込みエミッタ層の前記膜上の表面段差部の高さよりも低
くなるように埋込み、該レジストをマスクにして上記埋
込みエミッタ層の前記膜上の厚さを軽減する工程と、上
記レジストを除去し、表面にバリアメタルを形成する工
程とを含むことを特徴とする半導体￥ＩＷ１の製造方法
によって解決される。
窓を形成して該エミッタ窓を含む領域に埋込みエミッタ
層を形成する工程と、該埋込みエミッタ層のエミッタ窓
内に形成されている溝内にレジストを、その表面が該埋
込みエミッタ層の前記膜上の表面段差部の高さよりも低
くなるように埋込み、該レジストをマスクにして上記埋
込みエミッタ層の前記膜上の厚さを軽減する工程と、上
記レジストを除去し、表面にバリアメタルを形成する工
程とを含むことを特徴とする半導体￥ＩＷ１の製造方法
によって解決される。
〔作用）
埋込みエミッタ層に形成されている溝内にレジストを埋
込んでこれをマスクにして埋込みエミッタ層の表面段差
を軽減しているため、特に、埋込みエミッタ層の表面段
差部におけるバリアメタルのステップカバレッジが良好
となる。従って、エミッタ電極と半導体基板とが反応を
生じることはない。
込んでこれをマスクにして埋込みエミッタ層の表面段差
を軽減しているため、特に、埋込みエミッタ層の表面段
差部におけるバリアメタルのステップカバレッジが良好
となる。従って、エミッタ電極と半導体基板とが反応を
生じることはない。
第１図は本発明の一実施例の製造工程図を示す。
同図（Ａ）において、シリコン基板２０（半導体基板）
にフィールド酸化ｌ！２１を形成する一方、多結晶シリ
コン１１２２．酸化シリコン１１２３（ＣＶＤ法）を堆
積してここにエミッタ１！２４を形成し、内部ベース拡
散層２５ａ、外部ベース拡散層２５ｂを形成する。次に
、ＣＶＤ法で酸化シリコンｇｌ（２７）を堆積し、続い
て多結晶シリコン族（２６）をｊ［Ｌ、、異方性エツチ
ングによって側壁多結晶シリコンＩＩＩ（２６）を残し
異方性及びＷｅ【エツチングによりよって側ＩＩ化シリ
コン膜２７（エミッタ・ベース絶縁膜）を形成する。次
に、エミッタ窓に例えばヒ素をドープされた多結晶シリ
コンＩＩ！（２９）を２０００人の厚さに成長し、その
表面にレジスト３７を形成してこれを用いて異方性エツ
チングによって多結晶シリコン族２９（埋込みエミッタ
層）を形成する。なお、゛多結晶シリコン膜２９はノン
ドープ多結晶シリコン膜にヒ素を斜め回転イオン注入に
よって形成してもよい。
にフィールド酸化ｌ！２１を形成する一方、多結晶シリ
コン１１２２．酸化シリコン１１２３（ＣＶＤ法）を堆
積してここにエミッタ１！２４を形成し、内部ベース拡
散層２５ａ、外部ベース拡散層２５ｂを形成する。次に
、ＣＶＤ法で酸化シリコンｇｌ（２７）を堆積し、続い
て多結晶シリコン族（２６）をｊ［Ｌ、、異方性エツチ
ングによって側壁多結晶シリコンＩＩＩ（２６）を残し
異方性及びＷｅ【エツチングによりよって側ＩＩ化シリ
コン膜２７（エミッタ・ベース絶縁膜）を形成する。次
に、エミッタ窓に例えばヒ素をドープされた多結晶シリ
コンＩＩ！（２９）を２０００人の厚さに成長し、その
表面にレジスト３７を形成してこれを用いて異方性エツ
チングによって多結晶シリコン族２９（埋込みエミッタ
層）を形成する。なお、゛多結晶シリコン膜２９はノン
ドープ多結晶シリコン膜にヒ素を斜め回転イオン注入に
よって形成してもよい。
次に、レジスト３７を酸素を用いて異方性エツチングし
、同図（Ｂ）に示す如く、レジスト３７ａを多結晶シリ
コン膜２９の高さよりも低くなるようにその満２９ａ（
エミッタ窓）に埋込み形成する。次に、レジスト３７ａ
をマスクにして多結晶シリコンｊＩ２９を異方性エツチ
ングし、同図（Ｃ）に示すようにその表面段差Ｂが同図
（Ｂ）に示す表面段差Ａよりも小さくなるようにする。
、同図（Ｂ）に示す如く、レジスト３７ａを多結晶シリ
コン膜２９の高さよりも低くなるようにその満２９ａ（
エミッタ窓）に埋込み形成する。次に、レジスト３７ａ
をマスクにして多結晶シリコンｊＩ２９を異方性エツチ
ングし、同図（Ｃ）に示すようにその表面段差Ｂが同図
（Ｂ）に示す表面段差Ａよりも小さくなるようにする。
続いて、レジスト３７ａを除去し、酸化シリコン膜２３
にベースコンタクト窓３０及びコレクタコンタクト窓（
図示せず）を形成し、熱処理によってシリコン基板２０
にエミッタ拡散層２８を形成する。
にベースコンタクト窓３０及びコレクタコンタクト窓（
図示せず）を形成し、熱処理によってシリコン基板２０
にエミッタ拡散層２８を形成する。
次に、同図（Ｄ）において、表面に後述のバリ７メタル
とのコンタクトを良好にするためにアルミニウムーシリ
コン躾３２を形成し、続いてエミッタ窓上、ベースコン
タクト窓３０．コレクタコンタクト窓（図示せず）に夫
々窒化チタン、アルミニウムー銅を連続成長し、バター
ニングを行なってバリアメタル３３．３４．及びエミッ
タ電極３５、ベース電極３６．コレクタ電極（図示せず
）を形成する。この場合、多結晶シリコン１２９（エミ
ッタ）の表面段差Ｂが同図（Ｃ）に示す工程における異
方性エツチングによって予め小さくされているため、エ
ミッタ窓に形成するバリアメタル３３は、多結晶シリコ
ン族２９の表面段差部にもステップカバレッジ良好に形
成でき、従って、アルミニウムのエミッタ電極３５とシ
リコン基板２０との反応を確実に防止でき、良好なトラ
ンジスタ特性を得ることができる。又、このように表面
段差を小さくして表面段差部でのバリアメタル１１のス
テップカバレッジ１１のステップカバレッジを良好にし
ているのでエミッタ窓内における多結晶シリコン［１２
９を厚＜（２０００人）形成でき、エミッタ窓内におけ
るバリアメタル１１のステップカバレッジも良好となり
、良好なバリア性を保つことができる。
とのコンタクトを良好にするためにアルミニウムーシリ
コン躾３２を形成し、続いてエミッタ窓上、ベースコン
タクト窓３０．コレクタコンタクト窓（図示せず）に夫
々窒化チタン、アルミニウムー銅を連続成長し、バター
ニングを行なってバリアメタル３３．３４．及びエミッ
タ電極３５、ベース電極３６．コレクタ電極（図示せず
）を形成する。この場合、多結晶シリコン１２９（エミ
ッタ）の表面段差Ｂが同図（Ｃ）に示す工程における異
方性エツチングによって予め小さくされているため、エ
ミッタ窓に形成するバリアメタル３３は、多結晶シリコ
ン族２９の表面段差部にもステップカバレッジ良好に形
成でき、従って、アルミニウムのエミッタ電極３５とシ
リコン基板２０との反応を確実に防止でき、良好なトラ
ンジスタ特性を得ることができる。又、このように表面
段差を小さくして表面段差部でのバリアメタル１１のス
テップカバレッジ１１のステップカバレッジを良好にし
ているのでエミッタ窓内における多結晶シリコン［１２
９を厚＜（２０００人）形成でき、エミッタ窓内におけ
るバリアメタル１１のステップカバレッジも良好となり
、良好なバリア性を保つことができる。
なお、第１図（Ｃ）において、多結晶シリコン膜２９の
表面段差部を完全になくすようにしてもよい。
表面段差部を完全になくすようにしてもよい。
又、第１図（Ａ）に示す工程終了後、多結晶シリコン１
１２９ （エミッタ）を形成するために用いたレジスト
３７を剥離し、表面に新たなレジストを塗布してこれを
異方性エツチングして第１図（Ｂ）に示すレジスト３７
ａのように形成してもよい。これは、レジスト３７は多
結晶シリコン膜２９を形成する時に異方性エツチングに
よってその表面が平坦でなくなっていることもあり、こ
れによりエミッタ窓への埋込み状態が良好でない時に有
効である。
１２９ （エミッタ）を形成するために用いたレジスト
３７を剥離し、表面に新たなレジストを塗布してこれを
異方性エツチングして第１図（Ｂ）に示すレジスト３７
ａのように形成してもよい。これは、レジスト３７は多
結晶シリコン膜２９を形成する時に異方性エツチングに
よってその表面が平坦でなくなっていることもあり、こ
れによりエミッタ窓への埋込み状態が良好でない時に有
効である。
以上説明した如く、本発明によれば、埋込みエミッタ層
の表面段差を軽減したため、この表面段差部におけるバ
リアメタルのステップ力バレッジが良好となり、又、エ
ミッタ窓内の埋込みエミッタ層を厚く形成できるのでエ
ミッタ窓内のバリアメタルのステップカバレッジも良好
となり、エミッタ電極と半導体基板との反応を生じるこ
とはなく、良好なトランジスタ特性を得ることができ、
歩留り向上に寄与するところ大である。
の表面段差を軽減したため、この表面段差部におけるバ
リアメタルのステップ力バレッジが良好となり、又、エ
ミッタ窓内の埋込みエミッタ層を厚く形成できるのでエ
ミッタ窓内のバリアメタルのステップカバレッジも良好
となり、エミッタ電極と半導体基板との反応を生じるこ
とはなく、良好なトランジスタ特性を得ることができ、
歩留り向上に寄与するところ大である。
第１図は本発明の一実施例の製造工程図、第２図は従来
の一例を説明する構成図である。 図において、 ２０はシリコン基板（半導体基板）、 ２２は多結晶シリコン族、 ２３は酸化シリコン族、 ２４はエミッタ窓、 ２７は側壁酸化シリコン膜（エミッタ・ベース絶縁膜）
、 ２８はエミッタ拡散層、 ２９は多結晶シリコン膜（埋込みエミッタ層）、２９は
溝、 ３３はバリアメタル、 ３５はエミッタ電極、 ３７．３７ａはレジスト を示す。
の一例を説明する構成図である。 図において、 ２０はシリコン基板（半導体基板）、 ２２は多結晶シリコン族、 ２３は酸化シリコン族、 ２４はエミッタ窓、 ２７は側壁酸化シリコン膜（エミッタ・ベース絶縁膜）
、 ２８はエミッタ拡散層、 ２９は多結晶シリコン膜（埋込みエミッタ層）、２９は
溝、 ３３はバリアメタル、 ３５はエミッタ電極、 ３７．３７ａはレジスト を示す。
Claims (1)
- 【特許請求の範囲】 ベース・エミッタをセルフアラインメントプロセスで
形成するトランジスタにおいて、 半導体基板（２０）上に形成された膜にエミッタ窓（２
４）を関口して該エミッタ窓（２４）を含む領域に埋込
みエミッタ層（２９）を形成する工程と、 該埋込みエミッタ層（２９）の該エミッタ窓内に形成さ
れている溝（２９ａ）内にレジスト（３７ａ）を、その
表面が該埋込みエミッタ層（２９）の前記膜上の表面の
高さよりも低くなるように埋込み、該レジスト（３７ａ
）をマスクにして上記埋込みエミッタ層（２９）の前記
膜上の厚さを軽減する工程と、 上記レジスト（３７ａ）を除去し、表面にバリアメタル
（３３）を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306309A JPH03165525A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306309A JPH03165525A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165525A true JPH03165525A (ja) | 1991-07-17 |
Family
ID=17955557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306309A Pending JPH03165525A (ja) | 1989-11-24 | 1989-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
-
1989
- 1989-11-24 JP JP1306309A patent/JPH03165525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
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