JPH03166821A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、ゲー
トアレイ等のようなセ≧カスタムＬＳＩに利用して有効
な技術に関するものである。

〔従来の技術〕

ゲートアレイに関しては、日経マグロウヒル社発行ｒ日
経エレクトロニクス』１９８８５年、６月３日号、頁１
５１〜頁１７７があり、ゲートアレイ等に用いられるＢ
ｉ−ＣＭＯＳ回路に関しては、雑誌ｒブイ・エル・エス
・アイ　デザイン（ＶＬＳＩ　　ＤＥＳＩＧＮ）Ｊ　１
９８４年８月号、頁９８〜頁１００がある。

〔発明が解決しようとする課題〕

ゲートアレイ等の半導体集積回路装置は、必然的に少量
多品種になる。すなわち、ユーザーのさまざまな要求に
対応するために、複数種類のゲートを作り込んだＬＳＩ
を用意しておく必要がある．特に、入出力インターファ
イスの部分では、ＴＴＬインターフェイス、ＥＣＬイン
ターフェイスがあり、ＥＣＬインターフエイスのもので
は出力が１０Ｋ仕様と１０ＯＫ仕様との２通りを用意す
る必要がある。

そこで、本願発明者は、ゲートアイレ等のセミカスタム
ＬＳＩの欠点である量産性を改善することを考えた。

この発明の目的は、入出力インターファイスの選択の自
由度を大きくした半導体集積回路装置を提供することに
ある。

この発明の他の目的は、高速化と回路の簡素化を実現し
たレベル変換回路を備えた半導体集積回路装置を提供す
ることにある。

この発明の前記ならびにそのほかの百的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＴＴＬレベルの入力信号をＥＣＬレベルの信
号に変換するの入力段と、ＥＣＬ回路の入力段とを形成
しておき、入力の仕様に応じてＥＣＬレベルの信号ヲ受
けるスルーバッファに接続スる。１つの抵抗素子の両端
と中間部にコンタクトを形成して、２種類の抵抗値を得
るようにして、１０Ｋ又は１０ＯＫの仕様に応じて、Ｅ
ＣＬレベルの出力信号を受ける差動トランジスタのコレ
クタに設けられた負荷抵抗と、上記差動トランジスタの
共通エミッタに設けられる定電流源のエミン夕抵抗及び
上記定電流源に供給される定電圧を形成する電源回路の
温度特性を決定する抵抗素子の各抵抗値を設定し、１０
０Ｋ仕様に対応した上記温度補償回路を差動トランジス
タの両コレクタ間に接続する。ＥＣＬ信号とそれに対応
した基準電圧とを受ける差動トランジスタのコレクタ負
荷抵抗を、出力仕様に応じてＥＣＬ出力回路に対応した
接地電位又はＴＴＬ出力回路に対応した正の電源電圧に
接続し、このレベル変換回路の出力信号に応じてＥＣＬ
出力回路又はＴＴＬ出力回路を選択的に接続させる。互
いに逆相にされたＥＣＬレベルの信号を受ける一対のＰ
チャンネルＭＯＳＦＥＴと、上記一対のＰチャンネルＭ
ＯＳＦＥＴのうち一方のＰチャンネルＭＯＳＦＥＴのド
レイン出力を受ける電流ξラー形態にされたＮチャンネ
ルＭＯＳＦＥＴと、この電流゛ミラー形態にされたＮチ
ャンネル出力ＭＯＳＦＥＴと、上記他方のＰチャンネル
ＭＯＳＦＥＴとによりカスケード接続されたトーテンポ
ール型プッシュプル出力トランジスタを駆動するように
する。ＴＴＬ入力バッファを通した入力信号及び／又は
レベル変換回路によりＥＣＬレベルからＴＴＬレベルに
変換された信号を受ける第１の内部ゲート回路又はＥＣ
Ｌ入力バッファを通した入力信号及び／又は入力側レベ
ルＴＴＬレベルからＥｃＬレベルにレベル変換された信
号を受ける第２の内部ゲート回路のうち、上記ＴＴＬ入
力信号とＥＣＬ入力信号の両信号を受ける内部論理回路
は、ＴＴＬ入力信号がクリティカルパスになっていると
きには第Ｉの内部ゲートに構或し、ＥＣＬ入力信号がク
リティヵルパスになっているときには第２の内部ゲート
に構或する。

〔作　用〕

上記した手段によれば、１つの半導体集積回路装置を用
い、ユーザーの仕様に応じたＴＴＬ又はＥＣＬのいずれ
の入力インターフェイスの選択ができ、ＥＣＬの出力イ
ンターフェイスでは、抵抗素子を実質的に増加させるこ
となく、温度依存性を持つ１０Ｋ又は温度依存性を持た
ない１０ＯＫ仕様を選択できる。ＥＣＬ信号とそれに対
応した基準電圧とを受ける差動トランジスタのコレクタ
負荷抵抗を、出力仕様に応じてＥＣＬ出力回路に対応し
た接地電位又はＴＴＬ出力回路に対応した正の電源電圧
に接続することにより、同じ差動回路によりＥＣＬレベ
ルとＴＴＬレベルの出力信号を選択的に形戒することが
できる。一対のＰチャンネルＭＯＳＦＥＴのうち一方の
ＰチャンネルＭＯＳＦＰ，Ｔのドレイン出力を受ける電
流ミラー形態にされた出力側ＭＯＳＦＥＴと、他方のＰ
チャンネルＭＯ　Ｓ　Ｆ　ＥＴとによりカスケード接続
されたトーテンポール型プッシュプル出力トランジスタ
を駆動することより、レベル変換動作と駆動動作とが共
用できるから回路の簡素化と高速化が可能になる。ＴＴ
Ｌ入力とＥＣＬ人力とが混在させつつ、クリティカルパ
スに応じて論理回路がＴＴＬ側又はＥＣＬ側に配置され
るから高速化を実現できる。

〔実施例〕

第１図には、この発明に係る半導体集積回路装置におけ
る入力インターフェイス部の一実施例の具体的回路図が
示されている。同図の回路素子は、特に制限されないが
、公知のＢｉ−ＣＭＯＳ技術によって、単結晶シリコン
のような１個の半導体基板上において形成される。同図
において、ＰチャンネルＭＯ　Ｓ　Ｆ　ＥＴは、そのチ
ャンネル部分（バックゲート）部に矢印が付加されるこ
とによって、ＮチャンネルＭＯＳＦＥＴと区別される。

このことは、以下の他の回路図においても同様である。

この実施例の半導体集積回路装置においては、入力イン
ターフェイスの自由度を大きくするために、ＴＴＬ用入
力インターフェイスとしてＴＴＬ／ＥＣＬレベル変換段
が設けられ、ＥＣＬ用入力インターフェイスとしてＥＣ
Ｌ入力段が設けられる。

ＴＴ　Ｌ／Ｅ　Ｃ　Ｌレベル変換段は、ＴＴＬ入力段と
ＥＣＬレベルの出力信号を形成するレベル変換段から構
戒される。ＴＴＬ入力段は、ショットキーダイオードＳ
ＤＩと、抵抗Ｒ１から構成される。

ショットキーダイオードＳＤＩは、入力信号のアンダー
シュートに対してレベルクランプ作用を行う。上記ＴＴ
Ｌ入力段の出力信号は、トランジスタＴＯのベースに供
給される。このトランジスタＴＯのコレクタ抵抗Ｒ２と
、上記抵抗Ｒｌには、正の電源電圧ＶＣＣが供給される
。このトランジスタＴＯのエミックには、ＥＣＬレベル
の信号に変換するため、レベルシフト用ダイオードＤ１
、抵抗Ｒ３及び定電流源を構或するトランジスタＴ１、
その工果ツタ抵抗Ｒ４が直接に接続される。

また、ダイオードＤＩと抵抗Ｒ３の接続点とＥＣＬレベ
ルの基準電位である接地電位点との間に、ダイオードＤ
２及びショットキーダイオードＤ３が設けられる。上記
定電流トランジスタＴ１のベースにはＥＣＬ用定電圧Ｖ
ＣＳが供給される。そして、トランジスタＴｌのコレク
タに接続された端子Ｔからレベル変換されたＥＣＬ信号
が出力される。上記レベル変換されたＥＣＬレベルが、
正の電源電圧ＶＣＣの変動によって変動するのを防止す
るために、ＥＣＬレベルと同様な接地電位を基準にした
レベルリソ逅ツタとしてのダイオードＤ２、ショットキ
ーダイオードＳＤ３が設けられている。これにより、後
述するスルーバッファにおけるレベルマージンを充分に
確保することができる。

ＥＣＬ入力段は、ショットキーダイオードＳＤ４と、そ
れに並列形態に接続された抵抗Ｒ５及びＥＣＬ入力信号
経路に直列に挿入される抵抗Ｒ６とから構成される。

この実施例では、上記２つの人力段を半導体集積回路装
置の入力端子に対応して作り込むものである。上記の一
対の人力段に対応して共通に設けられるスルーバッファ
と、ＥＣＬレベルの信号をＢＣＬレベル（ＣＭＯＳレベ
ル）が共通に設けられる。スルーバッファは、基本的に
はＥＣＬ回路から構成される。すなわち、差動トランジ
スタＴ４のベースには、入力トランジスタＴ２と、その
工ξツタに設けられた定電流源としてのＭＯＳＦＥＴＱ
１とからなるエミッタフォロワ回路を介して入力信号が
供給される。特に制限されないが、上記定電圧ＶＣＳを
受けるトランジスタＴ６とエくツタ抵抗Ｒ１０からなる
定電流源により形成された定電流を抵抗Ｒ９に流すこと
によって基準電圧ＶＢＢを形成し、この基準電圧ＶＢＢ
を上記同様な構或とされた入力トランジスタＴ３と定電
流源としてのＭＯＳＦＥＴＱ２からなるエミッタフォロ
ワ回路を介して差動トランジスタＴ５のベースに供給す
る。上記差動トランジスタＴ４，Ｔ５の工壽ソタには、
定電流トランジスタＴ７とエミッタ抵抗Ｒｌｌからなる
定電流源が設けられる。

上記定電流源を構成するトランジスタＴ６、Ｔ７のベー
ス及びＭＯＳＦＥＴＱＩ，Ｑ２のゲートには、定電圧ｖ
ＣＳが共通に供給される。

上記差動トランジスタＴ４．Ｔ５のコレクタには負荷抵
抗Ｒ７，Ｒ８が設けられる。差動トランジスタＴ４．Ｔ
５のコレクタ出力は、出力トランジスタＴ８，Ｔ９とエ
ミッタ抵抗Ｒ１２，Ｒ１３からなるエミッタフォロヮ出
力回路を介して、次のレベル変換回路に供給される。

レベル変換回路は、上記ＥＣＬレベルの信号をＣＭＯＳ
レベル、又はＢＣＬ　（Ｂｉ　−ＣＭＯＳ複合ゲート）
レベルに変換する．すなわち、この実施例では、特に制
限されないが、図示しない内部論理ゲート回路を高集積
化と低消費電力化を図りつつ、高速化が可能なＢｉ−Ｃ
ＭＯＳ回路により構或する。レベル変換回路は、次の回
路により構成される。上記スルーバッファにより形成さ
れた相補信号は、Ｐチャンネル増幅ＭＯＳＦＥＴＱ３と
Ｑ４のゲートに供給される。上記一方の増幅ＭＯＳＦＥ
ＴＱ３のドレインには、電流くラー形態のＮチャンネル
ＭＯＳＦＥＴＱ５，Ｑ６が設けられ、出力側ＭＯＳＦＥ
ＴＱ６のドレインと上記他方の増幅ＭＯＳＦＥＴＱ４の
ドレインと接続され、増幅出力信号を形戒する。

例えば、ＥＣＬハイレベルに対応した一方ノＭＯＳＦＥ
ＴＱ３に流れる電流が相対的に大きくされると、ＥＣＬ
ロウレベルに対応した他方のＭＯＳ　Ｆ　ＥＴＱ　４に
流れる電流が相対的に小さくされる。この場合には、上
記ＭＯＳＦＥＴＱ３により形成されたドレイン電流に応
じて電流ミラー形態のＮチャンネルＭＯＳＦＥＴＱ５．
Ｑ６とにも大きな電流が流れる。したがって、Ｐチャン
ネルＭＯ　Ｓ　Ｆ　ＥＴＱ　４とＮチャンネルＭＯＳＦ
ＥＴＱ６とが相補的に動作させられ、共通接続されたド
レインからはそのコンダクタンス比に対応したほ＼゛負
の電源電圧ＶＥＥのようなロウレベルの出力信号が形成
される。逆に、ＭＯＳＦＥＴＱ４に流れる電流が相対的
に大きくされ、ＭＯＳＦＥＴＱ３に流れる電流が相対的
に小さくされると、ほり回路の接地電位のようなハイレ
ベルの信号が形成される。

この実施例では、出力電流を大きくするために、言い換
えるならば、その出力に結合されるＣＭＯＳ回路等の入
力容量や配線容量等からなる負荷容量を高速に駆動する
ために、ＢＣＬ出力回路が設けられる。上記レベル変換
出力は、ＰチャンネルＭＯＳＦＥＴＱ７とＮチャンネル
ＭＯＳＦＥＴＱ８のゲートに供給される。Ｐチャンネル
ＭＯＳＦＥＴＱ７のドレインは、一方においてハイレベ
ルの出力信号を形成する出力トランジスタＴ１０のベー
スに結合される。上記出力トランジスタＴｌ０のゲート
とエミッタとの間にはベース引き抜きのための抵抗Ｒ１
４が設けられる。ＮチャンネルＭＯＳＦＥＴＱ８のドレ
インが出力端子に接続され、ソースが上記トランジスタ
Ｔ１０とカスケード接続され、ロウレベルの出力信号を
形成する出力トランジスタＴｌｌのベースに結合される
。出力トランジスタＴｌｌのベースと工もツタである負
の電源電圧ＶＥＲとの間には、ベース引き抜き用抵抗Ｒ
１５が設けられる。

この実施例においては、上記のようにＴＴＬレベル用の
入力段と、ＥＣＬレベル用の入力段が用意されているた
め、ユーザーの仕様に応じてＴＴＬ入カインターフェイ
ス又はＥＣＬ入カインターフェイスのいずれにも適用で
きる。例えば、ＴＴＬ入カインターフェイスにするとき
には、同図に実線で示したように、ＴＴＬ／ＥＣＬ変換
段の出力端子Ｔと、スルーバッファの入力端子ＩＮとを
接続する。また、ＥＣＬ入カインターフエイスにすると
きには、同図に点線で示したようにＥＣＬ入力段の出力
端子Ｅと、上記スルーバッファの入力端子ＩＮとを接続
する。

この場合、内部ゲート回路としては、ＴＴＬ用の正電圧
ＶＣＣと回路の接地電位により動作するＢＣＬ回路を利
用することもできる。しかし、ＥＣＬ用のインターフェ
イスのために負電圧ＶＥＲを用いるのもであるため、半
導体基板には負電圧ＶＥＲのようなバイアス電圧が印加
される。このため、ＮチャンネルＭＯＳＦＥＴのバック
ゲート部に低い電圧が供給される結果となり、その耐圧
が厳しくなり、ＮチャンネルＭＯＳＦＥＴの耐圧に格別
な配慮を行う必要がある。したがって、ＴＴ　Ｌ／Ｅ　
Ｃ　Ｌの両インターフェイスを持つ半導体集積回路装置
では、内部ゲートを負電圧で動作するＢＣＬ回路で構或
する場合には、このようなＭＯＳＦＥＴの耐圧に対して
格別の配慮が不要になるものである。

第２図には、上記ＥＣＬ回路に用いられる電源回路の一
実施例の回路図が示されている。この実施例の電源回路
は、いわゆる１００ＫタイプのＥＣＬ回路に用いられる
電源回路と同様であり抵抗Ｒ１６とＲ１７及びＲ１７と
Ｒ１９との比を適当に設定することによって、トランジ
スタＴ１３の持つ温度特性を相殺させるようにするもの
である。

なお、上記回路においてトランジスタＴ１４とトランジ
スタＴ１６のベース．エミッタ間電圧は等しくものとす
る。このような抵抗比等の設定によって、定電圧ＶＣＳ
が電源及び温度依存性を持たないようにすることができ
る。この電源回路は、次に説明する出力回路の温度特性
を決定するためにも利用される。

第３図には、ＥＣＬ出力回路の一実施例の回路図が示さ
れている。この実施例のＥＣＬ回路は、上記のようなＢ
ＣＬ構或の内部論理回路により形成された出力信号を出
力するために、出力回路の前段にＢＣＬ／ＥＣＬレベル
変換回路が設けられる。このレベル変換回路は、入力信
号ＩＮを受けるＰチャンネルＭＯＳＦＥＴＱ１０とＮチ
ャンネルＭＯＳＦＥＴＱＩ　１に、ＮチャンネルＭＯＳ
ＦＢＴＱ１２及びダイオード形態のトランジスタＴ２０
からなる電流源を直列接続し、上記ＣＭＯ　Ｓ出力部に
ダイオードＤ５と抵抗Ｒ２１を接続し、工ξツタフォロ
ワ出力トランジスタＴ２１を通してＥＣＬレベルの出力
信号を形成する。出力トランジスタＴ２１のエミッタに
は、定電流源としてＭＯＳＦＥＴＱＩ　３が設けられる
。上記のような定電流源として動作させられるＭＯＳＦ
ＥＴＱＩ２，Ｑ１３のゲートは、定常的に接地電位点に
接続されている。

この実施例では、特に制限されないが、上記出力信号は
抵抗Ｒ２２を通して端子ｅに出力される．これに対応し
た端子ｆには基準電圧ＶＢＢが供給され、ＥＣＬ差動ト
ランジスタＴ２２とＴ２３のベースに対応した端子ｈと
ｇとの間で選択的に接続される。すなわち、これらの端
子の接続の組み合わせにより、言い換えるならば、トラ
ンジスタＴ２２と７２３のベースに、上記レベル変換さ
れた入力信号と基準電圧ＶＢＢを選択的に供給すること
よって、ＥＣＬ出力回路がスルーバッファとして動作す
るか、反転バッファとして動作するかの切り換えが可能
になる。

また、この実施例の出力回路では、出力レベルとして温
度依存性を持たない１００Ｋ仕様にするか、一定の温度
依存性を持つ１０Ｋ仕様にするかの選択機能が設けられ
る。

すなわち、差動トランジスタＴ２２，Ｔ２３のコレクク
には、コレクタ負荷抵抗Ｒ２３，Ｒ２４が設けられ、エ
ミッタには定電圧ＶＣＳがベースに供給され、エミッタ
に工くツタ抵抗Ｒ２５が設けられた定電流トランジスタ
Ｔ２４が設けられる。

上記トランジスタＴ２３のコレクタには、特に制限され
ないが、オープンエミッタ構或の出力トランジスタＴ２
５のベースが接続される。

この実施例では、前記のように１０Ｋタイプ又は１００
Ｋタイプの出力回路を選択的に得るようにするため、上
記差動トランジスタＴ２２とＴ２３のコレクタ間には、
温度補償用のダイオードＤ６，Ｄ７が用意されている。

例えば、１０ＯＫ仕様の出力回路を得るとには、接続端
ｊ及びｋを接続して、差動トランジスタＴ２２とＴ２３
のコレクタ間に温度補償回路を接続する。また、前記第
２図の電源回路は、出力定電圧ＶＣＳが温度依存性を持
たないようにされる。

これに対して、１０Ｋ仕様の出力回路を得るとにきには
、上記端子ｊ及びｋの結線を行わないことと、第２図の
電源回路の抵抗Ｒ２０の抵抗値を変えて、定電圧ＶＣＳ
に一定の温度依存性を持たせるとともに、コレクタ負荷
抵抗Ｒ２３、Ｒ２４及びエミッタ抵抗Ｒ２５の抵抗値を
変えろ。

上記１００Ｋ仕様と１０Ｋ仕様とのそれぞれの各抵抗値
は、例えば次の表−１のように決められる。

表−１ 上記１０Ｋ仕様と１０ＯＫ仕様に応じてそれぞれの抵抗
値を持つように二種類の抵抗素子を作り込むのでは、回
路の素子数が多くなる．第４図には、上記抵抗素子の一
実施例のパターン図が示されている。上記表−１に示さ
れた各抵抗素子は、２つの抵抗値を持つ。例えば抵抗Ｒ
２０では、１００Ｋ仕様の２００Ωを持つような長さＬ
２の抵抗素子を形成し、１０Ｋ仕様にするために１９０
Ωの抵抗素子として利用するときには、その抵抗値に対
応して中間点にコンタクトを設けて上記１９０Ωに対応
した長さＬ１の抵抗素子として利用する。このことは、
他の抵抗素子Ｒ３２，Ｒ２４及びＲ２５においても同様
である。　　このような構戒を取ることによって、実質
的な抵抗素子を増加させることなく、上記１０Ｋ仕様と
１００Ｋ仕様からなる二種類の出力特性を持つ回路をそ
の結線の変更、言い換えるならば、配線パターンのマス
ク変更のみにより実現できるものである。言い換えるな
らば、回路の大半を共通に用いつつ、顧客マスクにより
１０Ｋ仕様と１００Ｋ仕様との２つの出力インタフェイ
スを選択することが可能になる。

第５図には、この発明に係る半導体集積回路装置におけ
る入力インターフェイス部の他の一実施例の具体的回路
図が示されている。

前記のようにＴＴＬレベル／ＥＣＬレベル変換及びＥＣ
Ｌレベル／ＢＣＬレベル変換を行う半導体集積回路装置
では、入力回路の段数が多くなってその分動作速度が遅
くなってしまう。そこで、ＥＣＬレベル／ＢＣＬレベル
変換回路では、レベル増幅段が、直接トーテンポール型
プッシュプル出力回路の駆動するようにするものである
。すなわち、第１図との比較でいうと、駆動段を構戊す
るＣＭＯＳ構或のＰチャンネルＭＯＳＦＥＴＱ７のゲー
トに、上記増幅ＭＯＳＦＥＴＱ４に代えて直接にスルー
バッファの出力信号を供給する。そして、駆動段を構或
するＣＭＯＳＩｊＩ戒のＮチャンネルＭＯＳＦＥＴＱ８
を、ＭＯＳＦＥＴＱ６に代えてＭＯＳＦＥＴＱ５と電流
ミラー形態にするものである。逆にいうと、上記ＭＯＳ
ＦＥＴＱ７とＱ８を、ＭＯＳＦＥＴＱ７の作用を増幅Ｍ
ＯＳＦＥＴＱ４で行い、ＭＯＳＦＥＴＱ８の作用を電流
箋ラーＭＯＳＦＥＴＱ６により行うようにするものであ
ってもよい。ただし、このように増幅ＭＯＳＦＥＴＱ４
とＱ６で、トランジスタＴ１０やＴ１ｌを直接駆動する
場合でもトランジスタＴ１０．Ｔｌｌのベース電荷引き
抜き用の抵抗Ｒ１４，Ｒ１５が設けられる。

この構成では、上記のようにＭＯＳＦＥＴの数を減らす
ことができるとともに、上記駆動段を省略できるから、
その分信号伝達経路が短くなり高速化が可能になる。特
に、上記ＴＴＬ／ＥＣＬの入カインターフェイスを備え
た半導体集積回路装置では、上記のような入力ＴＴＬレ
ベル変換部、スルーバッファ及びＢＣＬレベル変換部の
ように多段構或になるから、それを軽減できるレベル変
換回路の持つ意義が大きくなる。

第６図に，は、出力回路の一実施例の回路図が示されて
いる。

上記のようなＴＴＬ／ＥＣＬレベルの入力インターフェ
イスを持つ半導体集積回路装置では、ＴＴＬ／ＥＣＬレ
ベルの出力インターフェイスを用意することが必要であ
る。この実施例では、簡単な構戒により、上記２つの出
力インターフェイスを選択できるようようにするため、
次の構或にされる。

特に制限されないが、内部ゲート回路により形成された
、出力すべきＢＣＬレベルの信号は・、前記第３図と同
様なＢＣＬ／ＥＣＬレベル変換回路によりＥＣＬレベル
に変換される。このＥＣＬレベルの信号は、差動トラン
ジスタＴ３０のベースに供給される。この差動トランジ
スタＴ３０と対にされた差動トランジスタＴ３１のベー
スには基準電圧ＶＢＢが供給される。上記差動トランジ
スタＴ３０，Ｔ３１の共通エミッタには、定電圧■ＣＳ
を受けるトランジスタＴ３２とそのエミッ・タ抵抗Ｒ３
０からなる定電流源が設けられる。上記差動トランジス
タＴ３０，Ｔ３１のコレクタには、それぞれ負荷抵抗Ｒ
３１．Ｒ３２が設けられる。

そして、上記のようなＥＣＬレベル出力機能と、ＴＴＬ
レベル出力機能との両機能を選択できるようにするため
、抵抗Ｒ３１，Ｒ３２の電源端子側は、接地電位又は正
の電源電圧ＶＣＣに選択的に接続される。すなわち、抵
抗Ｒ３１．Ｒ３２を接続点０側に結線すると、接地電位
が動作電圧として与えられるから、上記差動トランジス
タ回路は、接地電位を基準にしたＥＣＬレベルの出力信
号を形成することになる。これに対して、抵抗Ｒ３１，
Ｒ３２を接続点ｐ側に結線すると、正の電源電圧ＶＣＣ
が動作電圧として与えられるから、上記差動トランジス
タ回路は、ＴＴＬレベルの出力信号を形戊することにな
る。差動トランジスタ回路は、上記定電流トランジスタ
Ｔ３２により形成された定電流を抵抗Ｒ３１．３２に流
すことよって、ハイレベルとロウレベルの出力信号を形
成する。このため、上記のように電源電圧を切り換えた
だけでは、その基準電位が接地電位ＧＮＤから正の電圧
ｖＣＣに変わるだけで、信号振幅が同じになる。

そこで、抵抗Ｒ３１とＲ３２は、前記第４図に示したよ
うな抵抗素子を用い、そのコンタクト部の変更により抵
抗値を大きくして、上記電圧ＶＣＣに接続したとき信号
振幅がＴＴＬレベルに対応した大きなレベルを形成する
ことが望ましい。これに代えて、エミッタ抵抗Ｒ３０の
抵抗値を上記同様に代えて、ＴＴＬレベルを形成すると
きには動作電流を大きくするものであってもよい。また
、ＥＣＬレベル出力時とＴＴＬレベル出力時では上記負
荷抵抗とエミンタ抵抗の両方の抵抗値を変えて、それぞ
れに対応したレベルの出力信号を形成するものであって
もよい。上記のようなレベル変換部の結線の選択に伴い
、レベル変換回路の出力端子は、ブラックボックスで示
したＴＴＬ出力回路又はＥＣＬ出力回路の入力端子ｒ又
はｇに接続される。

この実施例においては、上記のようにＴＴＬレベル用の
出力回路と、ＥＣＬレベル用の出力回路とが用意されて
いるため、ユーザーの仕様に応じてＴＴＬ出力インター
フェイス又はＥＣＬ出力インターフェイスのいずれにも
適用できる。例えば、ＥＣＬ出力インターフエイスにす
るときには、レベル変換部の負荷抵抗Ｒ３１，Ｒ３２を
端子０に接続してＥＣＬレベルの出力信号を形戒すると
ともに、その出力端子をＥＣＬ出力回路の入力端子ｇに
接続する。ＴＴＬ出力インターフェイスにするときには
、レベル変換部の負荷抵抗Ｒ３１．Ｒ３２を端子ｐに接
続してＴＴＬレベルの出力信号を形戒するとともに、そ
の出力端子をＴＴＬ出力回路の入力端子ｒに接続する。

第７図には、前記第１図に示した入力インターフェイス
と第６図に示した出力インターフェイスを持つ半導体集
積回路装置の一実施例の全体のブロック図が示されてい
る。

この実施例の半導体集積回路装置は、前記ＥＣＬ／ＴＴ
Ｌの入カインターフエイスと、負電圧を用いた内部ゲー
ト回路及びＥＣＬ／ＴＴＬ出力インターフェイスが作り
込まれている。上記ＴＴＬ入力インターフエイスは、Ｔ
ＴＬレベルをＥＣＬレベルに変換するレベル変換回路に
より実現される。また、ＴＴＬ出力インターフエイスは
、内部ゲート回路により形成された信号をＴＴＬレベル
に変換するレベル変換回路とＴＴＬ出力回路とにより実
現される。例えば、人力インターフェイス部に用いられ
るレベル変換回路等は、第Ｉ図又は第５図のような回路
により実現され、出力インク一フェイスに用いられるレ
ベル変換回路は、第６図のような回路により実現される
。また、上記ＥＣＬ出力回路は、第３図に示した実施例
のように１０Ｋ仕様又は１０ＯＫ仕様の選択を可能にす
るものであってもよい。

特に制限されないが、内部ゲート回路は、ＢＣＬ回路に
より構成される。すなわち、ゲート部がＣＭＯＳ回路に
より構成され、出力部がバイポーラ型トランジスタによ
り構或される。第９図には、その基本回路の一実施例の
回路図が示されている。

この実施例では、単位ゲート回路、言い換えるならば、
インバータ回路の例が示されている。ＣＭＯＳ部は、入
力信号ＩＮを受けるＰチャンネルＭＯＳＦＥＴＱ２０と
ＮチャンネルＭＯＳＦＥＴＱ２１からなるＣＭＯＳイン
バータ回路によりハイレベル側の出力トランジスタＴ３
５を駆動する。

入力信号ＩＮがロウレベルのとき、ＰチャンネルＭＯＳ
ＦＥＴＱ２０がオン状態になり、出力トランジスタＴ３
５にベース電流を供給して、ハイレベルの出力信号ＯＵ
Ｔを形成する。入力信号ＩＮがロウレベルからハイレベ
ルに変化すると、ＮチャンネルＭＯＳＦＥＴＱ２　１が
オン状態になり、出力トランジスタＴ３５のベース電荷
を引き抜いて高速にトランジスタＴ３５を高速にオン状
態からオフ状態に切り換える。

また、入力信号ＩＮを受けるＮチャンネルＭＯＳＦＥＴ
Ｑ２３は、ロウレベル側の出力トランジスタＴ３６のベ
ースとコレクタ間に設けられ、このトランジスタＴ３６
を駆動する。すなわち、上記のように入力信号ＩＮがロ
ウレベルからハイレベルに変化すると、このＭＯＳＦＥ
ＴＱ２３’ｌ＜オン状態になり、出力信号ＯＵＴのハイ
レベルをトランジスタＴ３６のベースに供給して、この
トランジスタＴ３６をオン状態にする。このトランジス
タ千３６のベースと工逅ツタ間には、上記ＣＭＯＳイン
バータ回路（Ｑ２０．Ｑ２１）の出力信号を受けるＮチ
ャンネルＭＯＳＦＥＴＱ２　４が設けられる。これによ
り、入力信号ＩＮがハイレベルからロウレベルに変化し
たとき、上記ＣＭＯ　Ｓインバータ回路（Ｑ２０，Ｑ２
１）の出力信号のハイレベルによりＭＯＳＦＥＴＱ２４
がオン状態になり、トランジスタＴ３６のベース電荷を
高速に引き抜き、トランジスタＴ３６をオフ状態にする
。そして、上記ＣＭＯＳインバータ回路（Ｑ２０，Ｑ２
１）の出力信号のハイレベルによりトランジスタＴ３５
がオン状態になり、出力信号ＯＵＴをロウレベルからハ
イレベルに切り換エる。

上記構或に代え、ＭＯＳＦＥＴＱ２　４のゲートは、出
力信号ＯＵＴを供給する構或としてもよい。

このときには、ＭＯＳＦＥＴＱ２　４のコンダクタンス
をＭＯＳＦＥＴＱ２３のコンダクタンスに比べて小さく
設定し、トランジスタＴ３６をオン状態にするときのベ
ース電流を確保するものとしてもよい。

例えば、ナンド（ＮＡＮＤ）ゲート回路を構或するとき
には、上記トランジスタＴ３５のベースには、Ｐチャン
ネルＭＯ　Ｓ　Ｆ　ＥＴを並列形態にし、Ｎチャンネル
ＭＯＳＦＥＴを直列形態にしたナンドゲート回路を設け
、トランジスタＴ３６のコレクタとベース間には、Ｎチ
ャンネルＭＯ　Ｓ　Ｆ　ＥＴを直列形態に設けるように
すればよい。一方、ノア（ＮＯＲ）ゲート回路を構或す
るときには、上記トランジスタＴ３５のベースには、Ｐ
チャンネルＭＯＳＦＥＴを直列形態にし、Ｎチャンネル
ＭＯＳＦＥＴを並列形態にしたノアゲート回路を設け、
トランジスタＴ３６のコレクタとベース間には、Ｎチャ
ンネルＭＯ　Ｓ　Ｆ　ＥＴを並列形態に設けるようにす
ればよい。トランジスタＴ３６のべ一スと工旦ソタ間に
設けられるベース電荷引き抜き用のＭＯＳＦＥＴＱ２４
のゲートは、上記ナンドゲート回路及びノアゲート回路
を構或するときにも第９図に示したインバータ回路と同
様にトランジスタＴ３５のベース側又は前記説明したよ
うにそのコンダクタンスを小さく設定することを条件と
して出力端子側に接続すればよい。

この実施例では、上記のような２通りの入力及び出力イ
ンターフェイス回路が作り込まれているから、配線マス
クを変更するだけでユーザーの仕様に応じてＴＴＬ入出
力インターフェイスあるいはＥＣＬ人出力インターフェ
イスの選択が可能になる。そして、ＥＣＬ出力インター
フェイスは、１０Ｋ仕様と１０ＯＫ仕様の選択が可能に
なる。

これにより、ユーザーにとっては、インターフェイスの
自由度を大きくでき、メーカーにとっては量産性の向上
を図ることができる。

第７図において、入力インターフエイスをＥＣＬ又はＴ
ＴＬのいずれか一方に統一する必要はない。ＥＣＬレベ
ルの信号とＴＴＬレベルの信号が混在するシステムにあ
っては、複数の入力信号のうちＴＴＬレベルに対応した
ものは、ＴＴＬ人力インターフヱイスを選択し、ＥＣＬ
レベルに対応したものはＥＣＬ入カインターフエイスを
選択する。このことは、出力インターフェイスの選択に
おいても同様である。すなわち、複数の出力信号のうち
ＴＴＬレベルに対応したものは、ＴＴＬ出カインターフ
ェイスを選択し、ＥＣＬレベルに対応したものはＥＣＬ
出力インターフェイスを選択する。

なお、上記内部ゲート回路は、前記のようなＢＣＬ回路
により構或するもの他、Ｅ．ＣＬゲート回路により構戒
するものであってもよいことはいうまでもない。

第８図には、この発明に係る半導体集積回路装置の他の
一実施例のブロック図が示されている。

この実施例では、ＴＴＬ入カインターフエイスとＥＣＬ
入カインターフェイスが混在する半導体集積回路装置に
おいて、その電源電圧の有効利用と高速化のために、２
種類の内部ゲート回路が設けられる。すなわち、内部ゲ
ート回路は、ＴＴＬ回路用の正の電源電圧■ＣＣを用い
るものと、ＥＣＬ回路用の負の電源電圧ＶＥＲを用いる
ものとの２通りのゲート回路が設けられる。これにより
、ＴＴＬ入カインターフェイスは、前記第６図の実施例
のように常にＥＣＬレベルに変換されるのではなく、そ
のままＴＴＬ回路等により構成される内部ゲート回路に
供給することができる。内部論理ゲート回路において、
ＥＣＬ入力信号とＴＴＬ入力信号の論理を採る必要があ
る場合、ＴＴＬ入力信号又はＥＣＬ入力信号がＥＣＬ信
号又はＴＴＬ信号にレベル変換される。このことは、出
力回路においても同様である。ＴＴＬ回路側め内部ゲー
ト回路により形成した出力すべき出力信号がＥＣＬレベ
ルに変換して出力することが必要なときに限ってレベル
変換してＥＣＬ出力回路を通して出力させる。また、Ｅ
ＣＬ回路側の内部ゲート回路により形成した出力すべき
出力信号がＴＴＬレベルに変換して出力することが必要
なときに限ってレベル変換してＴＴＬ出力回路を通して
出力させる。これ以外にあっては、それぞれの内部ゲー
ト回路により形成された出力すべき信号は、そのままレ
ベル変換することなく、対応するＴＴＬ出力回路又はＥ
ＣＬ出力回路を通して出力させるものである。

内部ゲート回路において、ＴＴＬ入力信号とＥＣＬ入力
信号の論理等を採るとき、いずれの内部ゲート回路を選
ぶかは動作速度を決めるときに重要となる。なぜなら、
必ず一方の入力レベルが他方の論理レベルに変換され、
このレベル変換動作に伴い信号の伝達速度が遅くなるか
らである。例えば、ＴＴＬ入力信号の信号経路が内部ゲ
ート回路に形成されるフリップフロップ回路に到達する
までがクリティカルパスになついる場合、その論理ブロ
ックは、ＴＴＬ回路側の内部ゲート回路を用いる。逆に
、ＥＣＬ入力信号の信号経路が内部ゲート回路に形成さ
れるフリップフロップ回路に到達するまでがクリティカ
ルパスになついる場合、その論理ブロックは、ＥＣＬ回
路側の内部ゲート回路を用いる。また、ＴＴＬ入力信号
が内部で処理されてＴＴＬ信号として出力される場合、
言い換えるならば、入力から出力までの論理がＴＴＬ系
で閉じている場合、それらを処理する回路ブロックはＴ
ＴＬ回路側の内部ゲート回路を用い、ＥＣＬ入力信号が
内部で処理されてＥＣＬ信号として出力される場合、言
い換えるならば、入力から出力までの論理がＥＣＬ系で
閉じている場合、それらを処理する回路ブロックはＥＣ
Ｌ回路側の内部ゲート回路を用いる。

内部ゲート回路は、上記のようにＴＴＬゲート又はＥＣ
Ｌゲートを用いるもの他、ＢＣＬ回路により構成しても
よい。すなわち、ＴＴＬ回路側に対応したＢＣＬ回路は
、正の電源電Ｈ−ｖｃｃにより動作するようにし、ＥＣ
Ｌ回路側のＢＣＬ回路は、前記実施例のように負の電源
電圧ＶＥＥにより動作するようにすればよい。

この実施例の半導体集積回路装置のように入力と出力と
のインターフェイスとをＥ　Ｃ　Ｌ／ＴＴ　Ｌ混在させ
た場合、前記実施例のようなレベル変換回路を用いるこ
とによって、回路の簡素化が可能になるとともに、配線
マスクの変更のみによって回路選択が可能になるもので
ある。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）　Ｔ　Ｔ　Ｌレベルの入力信号をＥＣＬレベルの
信号に変換するの入力段と、ＥＣＬ回路の入力段とを形
成しておき、入力の仕様に応じて配線マスクの設定によ
りＥＣＬレベルの信号を受けるスルーバッファに接続で
きるから、回路の簡素化を図りつつ、設計の自由度を大
きくできるという効果が得られる。

（２）１つの抵抗素子の両端と中間部にコンタクトを用
意して２種類の抵抗値を得るようにして、１０Ｋ又は１
００Ｋの仕様に応じて、ＥＣＬレベルの出力信号を受け
る差動トランジスタのコレククに設けられた負荷抵抗と
、上記差動トランジスタの共通工逅ツタに設けられる定
電流源のエミッタ抵抗及び上記定電流源に供給される定
電圧を形成する電源回路の温度特性を決定する抵抗素子
の各抵抗値を設定し、１００Ｋ仕様に対応した上記温度
補償回路を差動トランジスタの両コレクタ間に接続する
ことにより、実質的な素子数を増加させることなく、２
゜通りの出力インターフェイスを実現できるという効果
が得られる。

（３）　Ｅ　Ｃ　Ｌ信号とそれに対応した基準電圧とを
受ける差動トランジスタのコレクタ負荷抵抗を、出力仕
様に応じてＥＣＬ出力回路に対応した接地電位又はＴＴ
Ｌ出力回路に対応した正の電源電圧に接続し、このレベ
ル変換回路の出力信号に応じてＥＣＬ出力回路又はＴＴ
Ｌ出力回路を選択的に接続させることにより、簡単な構
或により２通りの出力インターフェイスを実現できると
いう効果が得られる。

（４）互いに逆相にされたＥＣＬレベルの信号を受ける
一対のＰチャンネルＭＯＳＦＥＴと、上記一対のＰチャ
ンネルＭＯＳＦＥＴのうち一方のＰチャンネルＭＯ　Ｓ
　Ｆ　ＥＴのドレイン出力を受ける電流ミラー形態にさ
れたＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴと、この電流くラ
ー形熊にされたＮチャンネル出力ＭＯＳＦＥＴと、上記
他方のＰチャンネルＭＯＳＦＥＴとによりカスケード接
続されたトーテンポール型プッシュプル出力トランジス
タを駆動するようにすることにより、駆動段とレベル変
換段の共通化が図られ、素子数の低減と動作の高速化と
を図ることができるという効果が得られる。

（５１　Ｔ　Ｔ　Ｌ入力バッファを通した入力信号及び
／又はレベル変換回路によりＥＣＬレベルからＴＴＬレ
ベルに変換された信号を受ける第１の内部ゲート回路又
はＥＣＬ入力バッファを通した入力信号及び／又は入力
側レベルＴＴＬレベルからＥＣＬレベルにレベル変換さ
れた信号を受ける第２の内部ゲート回路のうち、上記Ｔ
ＴＬ入力信号とＥＣＬ入力信号の両信号を受ける内部論
理回路は、ＴＴＬ入力信号がクリティカルパスになって
いるときには第１の内部ゲートに構或し、ＥＣＬ入力信
号がクリティカルパスになっているときには第２の内部
ゲートに構或することにより、電源電圧の有効利用と動
作の高速化が可能になるという効果が得られる。

（６）上記（１１〜（５）により、配線マスクの変更の
みによって多様な入力インターフェイスを持つ半導体集
積回路装置を形成できるから少量多品種の半導体集積回
路装置の量産性の向上を図ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図ないし
第６図の各実施例回路は、第７図又は第８図に示したよ
うな半導体集積回路装置の各回路ブロックに用いられる
もの他、それぞれ独立した回路として広く利用できる。

例えば、第３図に示した１０Ｋ仕様と１０ＯＫ仕様の選
択が可能な出力インターフェイス回路は、ＥＬＣ構成の
各種半導体集積回路装置やバイポーラ型ＲＡＭの出力部
に利用でき、第５図に示したＥＣ　Ｌ／Ｂ　Ｃ　Ｌレベ
ル変換回路は、ゲートアレイ等の他、ＥＣＬコンパチブ
ルなＢｉ　−ＣＭＯＳｆｊｔｔｃのスタティック型ＲＡ
Ｍ等のようにＥＣＬレベルをＢＣＬレベルに変換する回
路を持つ各種半導体集積回路装置に広く利用できる。

この発明は、ＴＴＬ，ＥＣＬ及びＢＣＬ回路を内蔵する
半導体集積回路装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＴＴＬレベルの入力信号をＥＣＬレベルの
信号に変換する入力段と、ＥＣＬ回路の入力段を形成し
ておくこと、１つの抵抗素子の両端と中間部にコンタク
トを用意して２種類の抵抗値を得るようにして、ＥＣＬ
レベルの出力信号を受ける差動トランジスタのコレクタ
に設けられた負荷抵抗と、上記差動トランジスタの共通
エミッタに設けられる定電流源の工ごツタ抵抗及び上記
定電流源に供給される定電圧を形成する電源回路の温度
特性を決定する抵抗素子を形成しておくこと、ＥＣＬ信
号とそれに対応した基準電圧とを受ける差動トランジス
タのコレクタ負荷抵抗を形成しておくことにより、それ
ぞれの入力仕様や出力仕様に応じた配線の変更により多
様な入力／出力インターフエイスが実現できる。また、
ＥＣＬレベルの゛信号をＣＭＯＳレベルに変換するレベ
ル増幅段とトーテンポール型プッシュプル出力トランジ
スタの駆動段を共用化して回路の簡素化と高速化が可能
になる。ＴＴＬとＥＣＬとが混在した半導体集積回路装
置において、クリティタルバスに応じて内部ゲートを選
ぶことにより高速化が可能になる。

【図面の簡単な説明】

第１図は、この発明に係る半導体集積回路装置の入力イ
ンターフエイス部の一実施例を示す回路図、 第２図は、電源回路の一実施例を示す回路図、第３図は
、出力インターフェイス部の一実施例を示す回路図、 第４図は、第３図の出力回路に用いられる抵抗素子の一
実施例を示すパターン図、 第５図は、上記入力インターフェイス部の他の一実施例
を示す回路図、 第６図は、出力インターファイス部の他の一実施例を示
す回路図、 第７図は、この発明に係る半導体集積回路装置の一実施
例を示すブロック図・ 第８図は、この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図、 第９図は、上記半導体集積回路装置の内部ゲート回路に
用いられるＢＣＬ回路の一実施例を示す回路図である。 Ｑ１〜Ｑ２４・・ＭＯＳＦＥＴ，Ｔｏ〜Ｔ３６・・トラ
ンジスタ、Ｒ１〜Ｒ３２・・抵抗、Ｄ１〜Ｄ７・　・ダ
イオード、ＳＤＩ〜ＳＤ４・・シソトキーダイオード

Claims (1)

1. 【特許請求の範囲】 １、ＴＴＬレベルの入力信号をＥＣＬレベルの信号に変
   換する入力段と、ＥＣＬ回路の入力段と、ＥＣＬレベル
   の信号を受けるスルーバッファと、このスルーバッファ
   の出力信号を受けてＣＭＯＳレベルの信号に変換するレ
   ベル変換回路と、上記レベル変換された信号により動作
   する論理回路とを備え、上記２つの入力段を選択的にス
   ルーバッファに接続することを特徴とする半導体集積回
   路装置。 ２、ＥＣＬレベルの出力信号を受ける差動トランジスタ
   と、差動トランジスタのコレクタに設けられた負荷抵抗
   と、上記差動トランジスタの共通エミッタに設けられ、
   定電圧を受けるトランジスタとエミッタ抵抗からなる定
   電流源と、差動トランジスタのコレクタ間に設けられる
   べき温度補償回路及び上記定電流源に供給される定電圧
   を形成する電源回路とを備え、電源回路の抵抗素子、コ
   レクタ付加抵抗及び低電流源のエミッタ抵抗素子の抵抗
   値の設定と、上記温度補償回路を差動トランジスタの両
   コレクタ間に接続するか否かとにより、１０Ｋ仕様又は
   １００Ｋ仕様のＥＣＬ出力信号を形成することを特徴と
   する半導体集積回路装置。 ３、上記抵抗素子は、上記１０Ｋ仕様又は１００Ｋ仕様
   に対して共通に形成しておき、大きい抵抗値を得るとき
   は、抵抗素子の両端からコンタクトを取り、それより小
   さい抵抗値を得るときは、その抵抗値に対応した中間点
   からコンタクトを取るものであることを特徴とする特許
   請求のの範囲第１項記載の半導体集積回路装置。 ４、ＥＣＬ信号とそれに対応した基準電圧とを受ける差
   動トランジスタ及び差動トランジスタのコレクタに一端
   が接続され、他端が出力仕様に応じてＥＣＬ出力回路に
   対応した接地電位又はＴＴＬ出力回路に対応した正の電
   源電圧に接続　される負荷抵抗とを備えたレベル変換回
   路と、　上記レベル変換回路の出力信号に応じて選択的
   に接続されるＥＣＬ出力回路又はＴＴＬ出力回路とを含
   むことを特徴とする半導体集積回路装置。 ５、ＴＴＬレベルの入力信号をＥＣＬレベルの信号に変
   換する入力段と、ＥＣＬレベルの入力段と、入力の仕様
   に応じて上記いずれか一方の入力段に接続されるＥＣＬ
   回路によるスルーバッファと、このスルーバッファの出
   力信号を受けてＣＭＯＳレベルの信号に変換するレベル
   変換回路と、上記レベル変換された信号により動作する
   内部論理回路と、この内部論理回路により形成された出
   力すべき信号をＥＣＬレベルに変換するレベル変換回路
   と、このレベル変換されたＥＣＬ信号とそれに対応した
   基準電圧とを受ける差動トランジスタ及び差動トランジ
   スタのコレクタに一端が接続され、他端が出力仕様に応
   じてＥＣＬ出力回路に対応した接地電位又はＴＴＬ出力
   回路に対応した正の電源電圧に接続される負荷抵抗とを
   備えたレベル変換回路と、上記レベル変換回路の出力信
   号に応じて選択的に接続されるＥＣＬ出力回路又はＴＴ
   Ｌ出力回路とを含むことを特徴とする半導体集積回路装
   置。 ６、互いに逆相にされたＥＣＬレベルの信号を受ける一
   対のＰチャンネルＭＯＳＦＥＴと、上記一対のＰチャン
   ネルＭＯＳＦＥＴのうち一方のＰチャンネルＭＯＳＦＥ
   Ｔのドレイン出力を受ける電流ミラー形態にされたＮチ
   ャンネルＭＯＳＦＥＴと、上記他方のＰチャンネルＭＯ
   ＳＦＥＴのドレインと、電流ミラー形態にされた出力側
   ＮチャンネルＭＯＳＦＥＴのソースにそれぞれベースが
   結合されたトーテンポール型プッシュプル出力トランジ
   スタと、上記出力トランジスタのベースとエミッタ間に
   設けられたベース引き抜き用抵抗素子とを含むレベル変
   換回路を備えてなることを特徴とする半導体集積回路装
   置。 ７、ＴＴＬ入力バッファと、ＥＣＬ入力バッファと、上
   記ＴＴＬ入力バッファとＥＣＬ入力バッファを通して入
   力された入力信号を受けて、ＥＣＬ信号とＴＴＬレベル
   の信号にそれぞれ変換する入力側レベル変換回路と、上
   記ＴＴＬ入力バッファを通した入力信号及び／又は上記
   入力側レベル変換回路によりレベル変換されたＴＴＬレ
   ベルの信号を受ける第１の内部ゲート回路と、上記ＥＣ
   Ｌ入力バッファを通した入力信号及び／又は上記入力側
   レベル変換回路によりレベル変換されたＥＣＬレベルの
   信号を受ける第２の内部ゲート回路と、上記第１の内部
   ゲート回路により形成された出力信号及び第２の内部ゲ
   ート回路により形成された出力信号を受けてＥＣＬレベ
   ルとＴＴＬレベルの信号にそれぞれ変換する出力側レベ
   ル変換回路と、上記第１の内部ゲート回路により形成さ
   れた出力信号及び／又は上記出力側レベル変換回路によ
   りレベル変換されたＴＴＬレベルの信号を受けるＴＴＬ
   出力バッファと、上記第２の内部ゲート回路により形成
   された出力信号及び／又は上記出力側レベル変換回路に
   よりレベル変換されたＥＣＬレベルの信号を受けるＥＣ
   Ｌ出力バッファとを備えてなることを特徴とする半導体
   集積回路装置。 ８、上記第１及び第２の内部ゲートにおいて、ＴＴＬ入
   力信号とＥＣＬ入力信号の両信号を受ける内部論理回路
   は、ＴＴＬ入力信号がその動作速度を決めるクリティカ
   ルパスになっているときには第１の内部ゲートに構成し
   、ＥＣＬ入力信号がその動作速度を決めるクリティカル
   パスになっているときには第２の内部ゲートに構成する
   ことを特徴とする特許請求の範囲第７項記載の半導体集
   積回路装置。