JPH0316717B2 - - Google Patents

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JPH0316717B2
JPH0316717B2 JP58191471A JP19147183A JPH0316717B2 JP H0316717 B2 JPH0316717 B2 JP H0316717B2 JP 58191471 A JP58191471 A JP 58191471A JP 19147183 A JP19147183 A JP 19147183A JP H0316717 B2 JPH0316717 B2 JP H0316717B2
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体メモリ、特にメモリセル読出し
電流を切換えて読出しと書込みを制御する読出し
書込み制御回路を有するバイポーラ型トランジス
タを用いた高速動作の半導体メモリに関する。
〔従来技術〕
第１図は従来の半導体メモリの第１の例の要部
を示す回路図である。図において、MC1〜MCo
はバイポーラ型トランジスタによるメモリセルで
あり、これが複数ｎ個配列されてメモリセルアレ
イを構成する。メモリセルMC1〜MCoはそれぞ
れ、ベースとコレクタがそれぞれ交差接続された
２エミツタのトランジスタQC1，QC2からなり、
一つのエミツタは共通接続されて保持電流用の定
電流源IHi（ｉ＝１，２，…ｎ）に接続され、他の
エミツタはそれぞれ検出回路を構成するトランジ
スタQ1，Q2のエミツタに接続され、コレクタは
クランプダイオードDC1，DC2及びそれに並列接
続きれた抵抗RC1，RC2からなる負荷回路を介し
て、それぞれワード線WLiに接続されることで構
成される。そして各メモリセルのワード線WLiは
トランジスタQWiを介して電源Vccに接続され
る。SAはセンスアンプでそれぞれの入力がそれ
ぞれ抵抗RS1，RS2を介して電源Vccに接続され
たトランジスタQ1，Q2のコレクタに接続されメ
モリセルの読出しを行う。RWCは読出し書込み
制御回路で、ベースが抵抗RRを介して電源Vcc
に、また抵抗RBを介して接地電位に、更にスイ
ツチSWを介して定電流源IWに、コレクタが電源
Vccにエミツタが定電流源IB0並びに出力端であ
るトランジスタQ1，Q2のベースにそれぞれ接続
されたトランジスタQR0からなつている。
次にこの従来例の動作について説明する。
メモリセルアイに接続した読出し電流用の定電
流源IS1，IS2は、読出し書込み制御回路RWCの
読出し時出力電圧VRと、選択端子Wiへのクロツ
クにより選択されたメモリセル例えばメモリセル
MC1のトランジスタQC1がオン、トランジスタ
QC2がオフに応じ、メモリトランジスタQC1と
QC2のベース電位との差に応じ、保持電流IH1と
読出し電流IS1又はIS2と電流切換えを行い、これ
により抵抗RS1とRS2の電位降下に差を生じさ
せ、これをセンスアンプSAで検出増幅して出力
としてメモリセルのデータを読出す。
このとき動作上、トランジスタQC1，QC2をオ
フとオンにさせるためには、読出し時出力電圧
VRはメモリセルクランプ用のダイオードDC1，
DC2のカソード電位すなわち、ワード線WL1の電
位との中間に位置する必要があり、この電位を読
出し書込み制御回路RWCの抵抗RRと抵抗RBと
で抵抗分割により発生している。
高速動作のため、ダイオードDC1，DC2はトラ
ンジスタQC1，QC2のベース・エミツタ間オン電
圧（約0.8V）より小さなオン電圧（約0.5V）程
度のシヨツトキーダイオードが用いられ、製造上
オン電圧のバラツキは大きいのが通常であり、こ
の従来例の回路では、クランプダイオードDC1，
DC2のオン電圧のバラツキに対し、VRは常に一
定となるため、クランプダイオードDC1，DC2の
オン電圧の許容範囲を狭くする必要があり、歩留
りの低下が生じるという欠点がある。
第２図は従来の半導体メモリの第２の例の要部
を示す回路図で、第１図の第１の例の欠点を改善
したものである。読出し書込み制御回路RWCは、
メモリセルMC1と同一オン電圧を有するダイオ
ードDRを直列の抵抗RR1，RR2と並列に接続し
抵抗RR1とRR2の接続点より読出し時出力電圧VR
を発生している。
この場合、クランプダイオードDC1とダイオー
ドDRの電位降下を同一電圧とするためには、定
電流源IB0の電流値IB0と定電流源IS1の電流値IS1
をIB0＝IS1とすると共に、抵抗RR1，RR2，RC1
の抵抗値をそれぞれRR1，RR2，RC1としたと
き、RR1＝RR2＝RC1（メモリセルの負荷抵抗。）
とすることが必要であり、通常RC1は記憶内容の
保持という本来の必要性から、その抵抗値の下限
が、そして、全体の消費電力の最大値からその抵
抗値の上限が決定される。通常高速動作を目的と
して、バイポーラメモリではIC当り1024ビツト
の容量で、RC1≒10KΩ、IC当り4096ビツトの容
量でRC1＝20〜30KΩが選ばれる。この従来例で
は、RR1＝RR2としても、各々5KΩ及び10〜
15KΩとなり、これは読出しと書込み動作の間の
遷移時に書込み切換スイツチSWのオンとオフに
対し、トランジスタQ1とQ2の入力静電容量及び
信号接続用配線容量を3pFとすると、各々時定数
は7.7ns（＝3pF×5KΩ／２）及び15〜22.5ns（＝
3PF×10〜15KΩ／２）となり、高速動作は不可
能である。
すなわち、従来の読出し書込み制御回路を有す
る半導体メモリは、メモリセルの負荷回路に用い
られるクランプ用ダイオードとしてのシヨツトキ
ーダイオードのバラツキを押さえるために、その
オン電圧許容範囲を狭くする必要があり、製品の
歩留りを低下させるという欠点がある。又この欠
点を改善した従来の回路は、本質的に一定以上の
高速動作が不可能になるという欠点がある。
〔発明の目的〕
本発明の目的は、上記欠点を除去することによ
り、メモリセルの負荷回路に用いられるクランプ
ダイオードのオン電圧の許容範囲を拡大し製造歩
留りを高め、かつ高速動作が可能な読出し書込み
制御回路を有する半導体メモリを提供することに
ある。
〔発明の構成〕
本発明の半導体メモリは、複数個のメモリセル
を配列したメモリセルアレイと該メモリセルアレ
イの中の選択されたメモリセルの読出し電流を切
換えて読出しと書込みを制御する読出し書込み制
御回路を有する半導体メモリにおいて、前記読出
し書込制御回路が前記読出し電流と同一電流を流
すことにより前記選択されたメモリセルのクラン
プダイオードを含む負荷回路とほぼ同一電圧降下
を生ぜしめる第１のダイオードを含み一端が第１
の電源に接続されたダイオード回路と、カソード
が前記ダイオード回路の他端にアノードが第１の
節点にそれぞれ接続された第２のダイオードと、
一端が前記第１の節点に他端が第２の電源にそれ
ぞれ接続された第１の抵抗と、ベースが前記第１
の節点にエミツタが第２の抵抗を介して前記第１
の電源にコレクタが第２の節点にそれぞれ接続さ
れた第１のトランジスタと、一端が前記第２の節
点に他端が前記第２の電源にそれぞれ接続された
第３の抵抗と、一端が前記第１の電源に他端がス
イツチを介して前記第２の節点に接続された第１
の定電流源と、ベースが前記第２の節点にエミツ
タが第２の定電流源を介して前記第１の電源並び
に出力端にコレクタが前記第２の電源にそれぞれ
接続された第２のトランジスタからなることから
構成される。
〔実施例の説明〕
以下、本発明の実施例について図面を参照して
説明する。
第３図は本発明の第１の実施例の要部を示す回
路図である。
本実施例は、複数個のメモリセルを配列したメ
モリセルアレイとこのメモリセルアレイの中の選
択されたメモリセルMC1の読出し電流を切換え
て読出しと書込みを制御する読出し書込み制御回
路RWCを有する半導体メモリにおいて、読出し
書込制御回路RWCが前記読出し電流IS1，IS2と
同一電流を流すことにより前記選択されたメモリ
セルのクランプダイオードDC1，DC2、抵抗RC1，
RC2の並列接続からなる負荷回路と同一電圧降下
を生ぜしめるダイオードDR1を含み一端が接地電
位に接続されたダイオード回路DDCと、カソー
ドがダイオード回路DDCの他端にアノードが節
点N1にそれぞれ接続されたダイオードDR2と、
一端が節点N1に他端が電源Vccにそれぞれ接続
された抵抗RB1と、ベースが節点N1にエミツタ
が抵抗RREを介して接地電位にコレクタが節点
N2にそれぞれ接続されたトランジスタQR1と、
一端が節点N2に他端が電源Vccにそれぞれ接続
された抵抗RRCと、一端が接地電位に他端がス
イツチSWを介して節点N2に接続された定電流源
IWと、ベースが節点N2にエミツタが定電流源
IB0を介して接地電位並びに出力端であるトラン
ジスタQ1，Q2のベースにコレクタが電源Vccに
それぞれ接続されたトランジスタQR0からなるこ
とで構成される。
そしてダイオード回路DDCは、ダイオード
DR1とそれに並列に接続された抵抗RR1とからな
つている。
すなわち、本実施例の読出し書込み制御回路
RWCは、第１図に示した従来例のそれに対して、
メモリセルのクランプダイオードを含む負荷回路
による電圧降下と同じ電圧降下をダイオード回路
DDCにより発生させ、その電圧降下をトランジ
スタQR1と抵抗RREによるエミツタホロワ回路
によりインピーダンス変換して大電流の定電流源
を得るようにしたものである。
次に、本実施例の動作について説明する。
ダイオードDR1とその負荷抵抗RR1は、メモリ
セルMC1のクランプダイオードDC1，DC2負荷抵
抗RC1，RC2と同一電圧降下を生ずるように、同
一設計値であり、レベルシフト用ダイオードDR2
が直列接続され、さらにバイアス用負荷抵抗RB1
が電源Vccとの間に接続されている。そしてダイ
オードDR2によつてレベルシフトされた電圧は、
負荷抵抗RREをそのエミツタに接続し、負荷抵
抗RRCをそのコレクタに接続されたエミツタホ
ロワ型トランジスタQR1のベースに与えられてい
るので、レベルシフト用ダイオードDR2のオン電
圧と、トランジスタQR1のベース・エミツタ間オ
ン電圧が等しく設定することにより、負荷抵抗
RRE両端の電圧降下は、ダイオードDR1と負荷
抵抗RR1からなるダイオード回路DDCの電圧降
下と等しくなる。
従つて、読出し書込み制御回路RWCの読出し
時出力電圧VRを、メモリセルMC1のトランジス
タQC1，QC2の各々のベース電位の中間にするた
めには、抵抗RRC，RREの抵抗値をRRC，RRE
として、RRC／RRE＝0.5と設定すればよい。こ
の場合、例えば抵抗RC1＝RC2＝RR1＝10KΩと
しても、負荷抵抗RRCの選択範囲は200Ω程度が
十分可能であり、読出し書込み制御回路WRCの
出力トランジスタQR0のベース端子の時定数は
0.6ns（＝200Ω×3pF）となり、第２図の従来例に
比し、十分高速となりうる。更にクランプダイオ
ードDR1，DR2のオン電圧の許容範囲も、読出し
書込み制御回路RWCの出力電位VRは抵抗比
RRC／RREで規制されるため特に狭く押える必
要はない。
第４図は本発明の第２の実施例の要部を示す回
路図である。本実施例は、第３図に示した第１の
実施例に比べ、ダイオード回路DDCにおける負
荷抵抗RR1を除去したものであり、ダイオード
DR1に流れる電流は抵抗負荷抵抗RR1の除去によ
り、0.5V／10KΩ＝50μA程度変化するだけであ
り、ダイオードDR1のオン電流が、500μAの場
合、理想的ダイオードの場合でオン電圧が約
3mV減少するだけであり、これは実用上無視で
きる。従つて本実施例によると回路がより簡単に
なるという効果が得られる。
なお、以上の説明においては、説明の便利のた
め第１電源を接地電位、第２電源をコレクタ電源
Vccとしたが、実際の使用においては、第１電源
を−Vcc、第２電源を接地電位とする場合が多い
けれども、本発明が同様に適用できることはいう
までもない。
〔発明の効果〕
以上、詳細に説明したとおり、本発明の半導体
メモリは、読出し書込み制御回路として、メモリ
セルのクランプダイオードを含む負荷回路の電圧
降下とほぼ等しい電圧降下を生じるダイオード回
路を設け、その電圧降下をエミツタホロワ回路に
より低抵抗値を有する抵抗の両端に発生するよう
構成されているので、クランプダイオードのオン
電圧の許容範囲を広げることができると共に読出
し書込みの間の遷移時間が短かくできるという効
果を有している。従つて本発明によれば、歩留り
良く高速動作可能な読出し書込み制御回路を有す
る半導体メモリが得られる。
【図面の簡単な説明】
第１図、第２図はそれぞれ従来の半導体メモリ
の第１及び第２の例の要部を示す回路図、第３
図、第４図はそれぞれ本発明の第１及び第２の実
施例の要部を示す回路図である。 DC1，DC2，DR1…シヨツトキーダイオード、
DR…ダイオード、DDC…ダイオード回路、IB0，
IH1，IH2，IHo，IS1，IS2，IW…定電流源、
MC1，MC2，MCo…メモリセル、OUT出力…
Q1，Q2，QC1，QC2，QR0，QR1，QW1，QW2，
QWo…NPN型トランジスタ、RB，RC1，RC2，
RR，RR1，RRC，RRE…抵抗、RWC…読出し
書込み制御回路、SW…スイツチ、SA…センス
アンプ、Vcc…電源、VR…読出し時出力電圧、
W1，W2，Wo…選択端子。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個のメモリセルを配列したメモリセルア
    レイと該メモリセルアレイの中の選択されたメモ
    リセルの読出し電流を切換えて読出しと書込みを
    制御する読出し書込み制御回路を有する半導体メ
    モリにおいて、前記読出し書込制御回路が、前記
    読出し電流と同一電流を流すことにより前記選択
    されたメモリセルのクランプダイオードを含む負
    荷回路とほぼ同一電圧降下を生ぜしめる第１のダ
    イオードを含み一端が第１の電源に接続されたダ
    イオード回路と、カソードが前記ダイオード回路
    の他端にアノードが第１の節点にそれぞれ接続さ
    れた第２のダイオードと、一端が前記第１の節点
    に他端が第２の電源にそれぞれ接続された第１の
    抵抗と、ベースが前記第１の節点にエミツタが第
    ２の抵抗を介して前記第１の電源にコレクタが第
    ２の節点にそれぞれ接続された第１のトランジス
    タと、一端が前記第２の節点に他端が前記第２の
    電源にそれぞれ接続された第３の抵抗と、一端が
    前記第１の電源に他端がスイツチを介して前記第
    ２の節点に接続された第１の定電流源と、ベース
    が前記第２の節点にエミツタが第２の定電流源を
    介して前記第１の電源並びに出力端にコレクタが
    前記第２の電源にそれぞれ接続された第２のトラ
    ンジスタからなることを特徴とする半導体メモ
    リ。 ２ ダイオード回路が、第１のダイオード単独あ
    るいは該第１のダイオードと並列に接続された第
    ４の抵抗とからなる特許請求の範囲第１項記載の
    半導体メモリ。 ３ 第３の抵抗と第２の抵抗の抵抗値の比が0.5
    である特許請求の範囲第１項記載の半導体メモ
    リ。
JP58191471A 1983-10-13 1983-10-13 半導体メモリ Granted JPS6083291A (ja)

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JPS6083291A JPS6083291A (ja) 1985-05-11
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