JPH0660644A - メモリーデバイス - Google Patents

メモリーデバイス

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JPH0660644A
JPH0660644A JP4229260A JP22926092A JPH0660644A JP H0660644 A JPH0660644 A JP H0660644A JP 4229260 A JP4229260 A JP 4229260A JP 22926092 A JP22926092 A JP 22926092A JP H0660644 A JPH0660644 A JP H0660644A
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JP
Japan
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transistor
base
collector
emitter
memory device
Prior art date
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Pending
Application number
JP4229260A
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English (en)
Inventor
Uonwarauipatsuto Uiwatsuto
ウィワット・ウォンワラウィパット
Ikou You
維康 楊
Kokuriyou Kotobuki
国梁 寿
Sunao Takatori
直 高取
Makoto Yamamoto
山本　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TAKAYAMA KK
Sharp Corp
Original Assignee
TAKAYAMA KK
Sharp Corp
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Publication date
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Priority to KR1019930014939A priority patent/KR940004647A/ko
Priority to US08/100,176 priority patent/US5477483A/en
Priority to EP93112518A priority patent/EP0582294A2/en
Publication of JPH0660644A publication Critical patent/JPH0660644A/ja
Priority to US08/396,618 priority patent/US5537348A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 リフレッシュが不要であるとともに、その回
路規模が小さいメモリデーバイスを提供することを目的
とする。 【構成】 ベースＢに入力電力が接続され、かつエミッ
タＥが接地された第トランジスタＴＲ１と、この第１ト
ランジスタのコレクタＣにベースＢが接地され、かつコ
レクタＣが接地され、さらにエミッタＥに電源がＶCCが
接続された第２トランジスタＴＲ２からなり、この第２
トランジスタＴＲ２のコレクタＣを第１トランジスタＴ
Ｒ１のベースＢに接続して１記憶単位を構成している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリーデバイスに係
り、特にリフレッシュの不要なメモリデバイスに関す
る。
【０００２】
【従来技術】従来、スタティックＲＡＭは一般にフリッ
プフロップによってメモリセル（記憶単位）を構成して
おり、その回路規模が比較的大きく、デバイスサイズに
対して記憶容量が小さく、またコスト高であるなどの欠
点を有する。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、リフレッ
シュが不要であるとともに、その回路規模が小さいメモ
リデバイスを提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係るメモリデ
バイスは、１対のトランジスタによって自己保持回路を
構成するものである。
【０００５】
【実施例】次にこの発明に係るメモリデバイスの１実施
例を図面に基づいて説明する。図１はメモリデバイスの
１記憶単位（メモリセル）を示し、ＰＮＰ型の第１トラ
ンンジスタＴＲ１およびＮＰＮ型の第２トランジスタＴ
Ｒ２によって自己保持回路を構成してなる。
【０００６】トランジスタＴＲ１のベースは、アドレス
コントロール（図示省略）によって開閉されるスイッチ
ＳＷ１を介してデータラインＤＬに接続され、データＤ
inがハイレベルのときにスイッチＳＷ１が閉じられる
と、トランジスタＴＲ１のゲート電圧がハイレベルとな
り、トランジスタＴＲ１は導通する。トランジスタＴＲ
１は、コレクタＣが第２トランジスタＴＲ２のベースに
接続され、またエミッタＥが接地されている。従って、
トランジスタＴＲ１が導通すると、トランジスタＴＲ２
のベースはローレベルになり、トランジスタＴＲ２が導
通する。トランジスタＴＲ２はエミッタＥが電源Ｖccに
接続され、コレクタＣが接地されており、導通時にはコ
レクタＣの電圧が上昇する。
【０００７】このコレクタＣは導線ＦＬを介して、トラ
ンジスタＴＲ１のベースＢに接続され、一旦トランジス
タＴＲ１が導通した後にスイッチＳＷ１が開かれても、
コレクタＣの電圧により、トランジスタＴＲ１は導通状
態が保持される。すなわち図１の回路は自己保持回路を
構成している。コレクタＣの電圧は出力データＤoutと
して出力される。トランジスタＴＲ２のコレクタＣは高
抵抗Ｒ１を介して接地され、これによってＤoutのレベ
ルが維持される。
【０００８】一旦ハイレベルとなったメモリセルをロー
レベルにリセットするために、トランンジスタＴＲ１の
ベースには、接地されたリセットスッチＳＷ２が接続さ
れている。すなわちリセットスイッチＳＷ２を閉じると
トランジスタＴＲ１のベースが接地され、トランジスタ
ＴＲ１は遮断される。前記導線ＦＬには保護抵抗Ｒ２が
設けられ、リセットスイッチＳＷ２を閉じたときにトラ
ンジスタＴＲ２に大電流が流れることを防止している。
またトランジスタＴＲ１のコレクタＣとトランジスタＴ
Ｒ２のベースＢとの間には保護抵抗Ｒ３が設けられ、ト
ランジスタＴＲ１導通時にトランジスタＴＲ１を保護し
ている。
【０００９】以上のように、１対のトランジスタによっ
てリフレッシュ不要のメモリセルを構成でき、メモリデ
バイスを小規模回路で実現できる。図２は本発明の第２
実施例をしめす回路図であり、図１と同一もしくは相当
部分には同一符号を付して示してある。この実施例で
は、第１トランジスタをＮＰＮ型、第２トランジスタを
ＰＮＰ型としており、データＤinはインバータＩＮＶ１
を介してトランジスタＴＲ１に入力され、トランジスタ
ＴＲ１のリセットは電源ＶBに接続されたリセットスイ
ッチＳＷ２によって行われる。図１と同様に、トランジ
スタＴＲ１のエミッタＥとトランジスタＴＲ２のベース
Ｂとの間には保護抵抗Ｒ３が接続されている。
【００１０】トランジスタＴＲ１はコレクタＣが電源Ｖ
ccに接続され、エミッタＥがトランジスタＴＲ２のベー
スに接続されている。ハイレベルのデータＤinをスイッ
チＳＷ１を通してインバータＩＮＶ１に入力すると、ト
ランジスタＴＲ１のベースにはローレベルの電圧が印加
され、トランジスタＴＲ１が導通する。すると電源Ｖcc
によるハイレベルの電圧がトランジスタＴＲ２のベース
に印加され、トランジスタＴＲ２が導通する。トランジ
スタＴＲ２はコレクタが接地され、その導通時にはエミ
ッタＥがローレベルになる。
【００１１】このエミッタＥは、導線ＦＬを介して、ト
ランジスタＴＲ１のベースＢに接続され、トランジスタ
ＴＲ２の導通時にはトランジスタＴＲ１のベースがロー
レベルに保たれる。従って、スイッチＳＷ１を解放した
後にも、トランジスタＴＲ１、ＴＲ２の状態が自己保持
される。トランジスタＴＲ２のエミッタＥにはインバー
タＩＮＶ２が接続され、このインバータＩＮＶ２の出力
が出力データＤoutとなる。導線ＦＬには保護抵抗Ｒ２
が設けられ、リセット時に電源ＶBからトランジスタＴ
Ｒ２に大電流が流れることを防止している。以上の構成
によっても、リフレッシュ不要のメモリデバイスを小規
模回路によって実現し得る。
【００１２】
【発明の効果】前述のとおり、この発明に係るメモリデ
バイスは、１対のトランジスタによって自己保持回路を
構成するので、リフレッシュが不要であるとともに、そ
の回路規模が小さいという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【符号の説明】
ＴＲ１ 第１トランジスタ ＴＲ２ 第２トランジスタ ＳＷ１ スイッチ ＳＷ２ リセットスイッチ ＤＬ データライン ＦＬ 導線 ＤIN データ ＤOUT 出力データ Ｅ エミッタ Ｃ コレクタ Ｂ ベース ＶCC，ＶB 電源 Ｒ１ 高抵抗 Ｒ２，Ｒ３ 保護抵抗 ＩＮＶ１，ＩＮＶ２ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ベースに入力電圧が接続されかつエミッ
    タが接地されたＰＮＰ型の第１トランジスタと、この第
    １トランジスタのコレクタにベースが接続されるととも
    にコレクタが接地されかつエミッタに電源が接続された
    ＮＰＮ型の第２トランジスタと、この第２トランジスタ
    のコレクタを第１トランジスタのベースに接続して１記
    憶単位を構成したメモリーデバイス。
  2. 【請求項２】 第２トランジスタのコレクタから第１ト
    ランジスタのベースに至る導線には保護抵抗が接続され
    ていることを特徴とする請求項１記載のメモリーデバイ
    ス。
  3. 【請求項３】 ベースに入力電圧の反転出力が接続され
    かつコレクタが電源に接続されたＮＰＮ型の第１トラン
    ジスタと、この第１トランジスタのエミッタにベースが
    接続されるとともにコレクタが接地されかつエミッタが
    第１トランジスタのベースに接続された第２トランジス
    タとによって１記憶単位を構成してなるメモリーデバイ
    ス。
  4. 【請求項４】 第２トランジスタのエミッタから第１ト
    ランジスタのベースに至る導線には保護抵抗が接続され
    ていることを特徴とする請求項３記載のメモリーデバイ
    ス。
JP4229260A 1992-08-05 1992-08-05 メモリーデバイス Pending JPH0660644A (ja)

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JP4229260A JPH0660644A (ja) 1992-08-05 1992-08-05 メモリーデバイス
KR1019930014939A KR940004647A (ko) 1992-08-05 1993-08-02 메모리장치
US08/100,176 US5477483A (en) 1992-08-05 1993-08-02 Memory device
EP93112518A EP0582294A2 (en) 1992-08-05 1993-08-04 Memory device
US08/396,618 US5537348A (en) 1992-08-05 1995-03-01 Memory device

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ID=16889331

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US (2) US5477483A (ja)
EP (1) EP0582294A2 (ja)
JP (1) JPH0660644A (ja)
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL140183A (en) * 2000-12-07 2007-03-08 Rafael Advanced Defense Sys Method of operation of an air-to-air missile and a compatible missile with autonomous or semi-autonomous activity
US6781459B1 (en) 2003-04-24 2004-08-24 Omega Reception Technologies, Inc. Circuit for improved differential amplifier and other applications
US9269422B2 (en) * 2013-09-30 2016-02-23 Simon Peter Tsaoussis Two transistor ternary random access memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3473149A (en) * 1966-05-02 1969-10-14 Sylvania Electric Prod Memory drive circuitry
JPS51120141A (en) * 1975-04-15 1976-10-21 Toshiba Corp Memory circuit
WO1980000761A1 (fr) * 1978-10-03 1980-04-17 Tokyo Shibaura Electric Co Systeme de memoire a semi-conducteur
US4387445A (en) * 1981-02-24 1983-06-07 International Business Machines Corporation Random access memory cell
US4455625A (en) * 1981-02-24 1984-06-19 International Business Machines Corporation Random access memory cell
JPS6083291A (ja) * 1983-10-13 1985-05-11 Nec Corp 半導体メモリ
US4675846A (en) * 1984-12-17 1987-06-23 International Business Machines Corporation Random access memory
GB2179219B (en) * 1985-06-07 1989-04-19 Anamartic Ltd Electrical data storage elements
US4943740A (en) * 1988-04-12 1990-07-24 Zdzislaw Gulczynski Ultra fast logic
US4922411A (en) * 1988-12-27 1990-05-01 Atmel Corporation Memory cell circuit with supplemental current
US5117391A (en) * 1990-06-04 1992-05-26 Motorola, Inc. Bipolar memory cell array biasing technique with forward active PNP load cell

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US5537348A (en) 1996-07-16
US5477483A (en) 1995-12-19
EP0582294A2 (en) 1994-02-09
KR940004647A (ko) 1994-03-15
EP0582294A3 (ja) 1994-04-06

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