JPH03167663A - 演算処理装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所定の乗算演算及び加算演算を順次行なう演算
処理装置に関し、特にその構成を大幅に簡略化すること
を図ったものである。

〔従来の技術１ 一般に４つのデイジタルデータＡ，　　Ｂ，　　Ｊ，　
　Ｋから下記の演算式（１）に基づいて新たなデータＭ
を算出する場合 Ｍ＝ＪＸＡ＋ＫＸＢ　　　　　　　−（１）該式（１）
から明らかなように２回の乗算演算と１回の加算演算と
が必要になる。

また、逐次変化するデータＡ，　　Ｂ，　　Ｊ，　　Ｋ
を用いてこのような演算処理をリアルタイムで行う場合
に、１個の乗算器で２回の乗算演算を時分割処理するこ
とが演算時間との関係で不可能な場合には、ＪＸＡとＫ
ＸＢとを並列に乗算処理する２個の乗算器及び１個の加
算器が必要となり、そのようなデイジタル演算処理装置
としては第５図に示すものが知られていた。

すなわち、このデイジタル演算処理装置は、図示のよう
に各々３ビットのデイジタルデータＪとＡ１ＫとＢをそ
れぞれ乗算し加算することによってＭ（　＝ｍ６，　ｍ
６，　ｍ４，　ｍ３，　ｍ２，　ｍｌ，　ｍｏ）を算出
するものであり、ＪＸＡの乗算処理を行う第１の乗算器
（１０１）と、ＫＸＢの乗算処理を行う第２の乗算器（
１０２）及び各乗算器（１０１，１０２）の演算出力を
加算処理する加算器（１０３）とを備えて構成されてい
る。

また、上記各乗算器（１０１），　　（１０２）は図示
のように各９つの論理積回路（以下ｒＡＮＤ回路」とい
う）（１０４〜１１２，１１３〜ｌ２０）及び各ＡＮＤ
回路の出力を所定の重み付けで加算処理する加算器（１
２１，　　１２２）から構成されており、上記各ＡＮＤ
回路はＪＸＡ，ＫＸＢの論理積演算を行う。

さらに、上記第１の乗算器（１０１）にはラッチ回路（
　］．　２　３　）を介して一方の上記デイジタルデー
タＡが供給されるとともに、ラッチ回路（１２４）を介
してデイジタルデータＪが供給され、上記第２の乗算器
（１０２）にはラッチ回路（１２５）を介して他方の上
記デイジタルデータＢが供給されるとともに、ラッチ回
路（１２６）を介してデイジタルデータＫが供給される
。

次に、上述のような構威のデイジタル演算処理装置の動
作について説明する。

まず、上記第１の乗算器（１０１）の動作についてみる
と、この乗算器（１０１）の上記各ＡＮＤ回路（１０４
〜ｌ１２）によって、各３ビットの上記データＡ（ａ２
＋　ａ　ｌ＋　　ａｏ）とＪ（ｊ２．ｊ＋，ｊｏ）との
論理積演算を行う。

すなわち、上記ＡＮＤ回路（１０４〜１０６）にて構成
される第ｌ群（１０１ａ）の各ＡＮＤ回路（ＩＯ４〜ｌ
０６）の一方の入力端子には乗数Ｊの最上位桁（２２）
のビットデータ（ｊ２）が供給されるとともに、被乗数
Ａの各ビットデータ（ａ２１　ａ　ｌ＋　ａｏ）が各々
供給され、これらの論理積演算を行う。

これによって、この第ｌ群（ｌｏ１ａ）の各ＡＮＤ回路
（１０４　〜１０６）からは、Ｊ２ａ２１Ｊ２ａＩＩＪ
２ａＯの各論理積が出力される。

以下、ＡＮＤ回路（１０７〜１０９）にて構威される第
２群（ｌｏ１ｂ）の各ＡＮＤ回路は乗算Ｊの第２桁（２
′）のビットデータ（ｊ＋）と被乗数Ａとの論理積演算
を行い、ＡＮＤ回路（１１０〜１ｌ２）から構成される
第３群（ＩＯＩＣ）の各ＡＮＤ回路は乗数Ｊの最下位桁
（２°）のビットデータ（ｉｏ）と被乗数Ａとの論理積
演算を行う。

これによって、上記第２群（ｌｏ１ｂ）及び第３群（１
０１ｃ）の各Ａ．　Ｎ　Ｄ回路（１０７　〜１１２）か
らは、ＪＩａ２１　　Ｊｌａｌ，　　ＪｌａＯＩ　　］
Ｏａ２．　　］Ｏａｌｌ］ｏａｏの各論理積が出力され
る。

なお、これらＡＮＤ回路（１０４〜ｌ１２）による論理
積演算は、３桁の数どうしの乗算、すなわち、ａ２　　
　　　ａ，　　　　　ａ（， なる演算におけるＸの部分の演算に相当する。

次に、上述のように求められた各論理積を、上記加算器
（１２１）によって上記（２）式におけるＹの部分に相
当する加算演算を行い、Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ，
，Ｓ。なる加算出力（乗算結果）を得る。

なお、上記加算器（１２１）としては、例えば第６図に
示すように複数の半加算器（１２８〜ｌ３０）と全加算
器（１３１〜１３３）とから構成されている。

一方、上記第２の乗算器（１０２）も上述のような第１
の乗算器（１０１）と同様に動作して、第１群（１０２
ａ）ないし第３群（１０２ｃ）の各ＡＮＤ回路（１１３
〜１２１）を用いて被乗算数Ｂ（ｂ２．ｂ＋，ｂｏ）と
乗数Ｋ（ｋ２，ＫＩｔ　ｋｏ）との論理積演算を行うと
ともに、加算器（１２２）を用いて加算演算を行い、こ
れによって加算出力（乗算結果）ｔ５，ｔ４＋ｔ３＋　
　ｊ２＋　　ｊｌ，ｊＯを得る。

そして、上述のように演算して算出された加算出力Ｓ５
〜Ｓｏ，ｔ５〜ｔｏは加算器（１０３）に供給されて加
算演算され、これによって上記（１）式にて算出される
Ｍ　（ｍａ＋　ｍ５，ｍ４，ｍ３，ｍ２，７ｎＩ，ｍＯ
）を得る。

〔発明が解決しようとしている課題〕

上述のように、従来の技術を用いて上記（１）式のよう
な演算処理を十分に高速で行う場合には、２個の乗算器
（１０１，　　１０２）と１個の加算器（１０３）とが
必然的に必要となる。

このため、この種のデイシタル演算処理装置の回路規模
が大きくなるためにコストアップの原因となるとともに
、回路を構成する素子数が極めて多いために信頼性が低
下してしまうという問題がある。

〔課題を解決するための手段（及び作用）〕本発明は上
述のような実情に鑑みてなされたものであり、回路規模
を小さく、かつ構成素子数を少なくしてコストダウンを
図ることができるとともに、処理速度の短縮化を図るこ
とができるデイシタル演算処理装置を提供することを目
的とする。

そして、本発明は、この目的を達成するために、乗数と
被乗数の対を複数個入力として持ち、各々の乗数と被乗
数との乗算を行ない、該乗算結果をすべて加算して出力
する演算処理装置であって、上記乗数群のビットデータ
を制御信号として、上記被乗数群及び被乗数どうしの加
算結果の中からどれか１つを選択して出力するセレクタ
と、これらセレクタの出力を加算する加算器とから成る
ことを特徴とする演算処理装置を提供するものである。

〔作用〕

本発明によれば、乗数を用いた制御信号によって適宜切
り換えられるセレクタを用いることによって、従来の演
算処理装置に比してその回路規模を大幅に小さくすると
ともに、構成素子数を少なくし、さらに演算処理時間が
短縮される。

〔実施例〕

以下、本発明に係る演算処理装置の好適な実施例を第１
図を用いて詳細に説明する。

本実施例に係る演算処理装置は、各３ビットのデイジタ
ルデータ（被乗数）Ａ　（ａ２１　ａｌ＋　ａｏ）、Ｂ
（ｂ２，　　ｂＩｔ　　ｂｏ）と同じく３ビットのデイ
ジタルデータ（乗数）　Ｊ　（３２１　　ｊ１１　　Ｊ
Ｏ）、Ｋ（ｋ２，ｋ＋，ｋｏ）とに基づいて上記（１）
式のような演算処理を実行するデインタル演算処理装置
であり、第１ないし第３のセレクタ（２０１，　　２０
２，　２０３）と第１及び第２の加算器（２０５，２０
４）を備えて構成されている。

すなわち、入力端子（２０６）には一方の上記被乗数Ａ
が供給され、この被乗数Ａの各ピットデータ（ａ２，ａ
，，ａｏ）はラッチ回路（２０７）にてラッチされてタ
イミング制御された後にバスラインを介して各セレクタ
（２０ｌ〜２０３）のｌっの入力端子（ｒｌＯＪ）に各
々供給される。

同様に、他の入力端子（２０８）には他方の上記被乗数
Ｂが供給され、この被乗数Ｂの各ビットデータ（ｂ２，
ｂ１，ｂ。）はラッチ回路（２０９）にてラッチされて
上記被乗数Ａのラッチ出力タイミングに同期するように
制御された後に上記各セレクタ（２０１〜２０３）の別
の入力端子（ｒ０１Ｊ）に各々供給される。

また、被乗数Ａ，　Ｂは加算器２０５にも供給されＡと
Ｂが加算される。本実施例では、説明の都合上Ａ　＋　
Ｂ　＜　２３と仮定する。そうすることによって加算器
２０５の出力は３ビットで表わすことができるので、こ
れをＧ（ｇｚ，ｇ＋＋　ｇｏ）とする。このＧはラッチ
回路（２１４）にラッチされて上記被乗数Ａのラッチ出
力タイミングと同期するように制御された後に上記各セ
レクタの残りの入カ端子（ｒｉｌｌ）に各々供給される
。なお、これら被乗数Ａ，　　Ｂ及び被乗数Ａ，　　Ｈ
の加算結果Ｇの各ビットデータ（ａ２＋　ａ１＋　ａｏ
）、（ｂ２，ｂ，，ｂ０）、（ｇ２，ｇ＋＋　ｇｏ）の
重み付けは（２２．　２’，　２°）となっている。

一方、入力端子（２１０）には、上記乗数Ｊ（Ｊ２，Ｊ
＋＋　ｊｏ）、入力端子（２１２）には上記乗数Ｋ（ｋ
２，ｋ＋，ｋｏ）が供給され、ラッチ回路（２１１，　
２１３）を介して、各セレクタに送られる。これら乗数
Ｊ，Ｋの各ビットデータの重み付けも（２２．　２’，
　２°）である。

本発明の乗算器では、上記乗数のビットデータをすべて
上記セレクタ（２０１，２０２，２０３）　の制御信号
として直接使用する。但し、同一の重みを有するビット
データは同一のセレクタに供給する。

本実施例ではｊ２ｋ２の２ビットを第１のセレクタ（２
０１）に、３＋ｋ＋の２ビットを第２のセレクタ（２０
２）に、ｊｏｋｏの２ビットを第３のセレクタ（２０３
）に供給している。

そして、各セレクタは供給された制御信号が「１ｏ」の
場合には、セレクタ入力端子（ｒｌＯＪ）、「ｏｌ」の
場合にはセレクタ人力端子（ｒｏｌ」）、「Ｉ１」の場
合にはセレクタ入力端子（ｒ　ｌ　ｌ　Ｊ）を選択して
、該入力端子に供給されている値を出力する。また制御
信号が「００」の場合には何も選択せずに０値を出力す
るが、仮想的に０値の入力された入力端子（ｒｏｌｌ）
を設け、それを選択して出力すると考えてもよい。

このように、上記各セレクタ（２０１〜２０３）は、供
給される制御信号（ｊ２ｋ２＋　　ｊ＋　ｋｌ＋　ｊｏ
　ｋｏ）の値（ｒｏｏｆ，　　ｒｌＯＪ．　　ｒｏｌｌ
又はｒｉｌｌ）によって０値又は被乗数Ａ，　　Ｂ又は
Ｇ　（＝Ａ＋Ｂ）を選択的に出力する。よって、上記第
１のセレクタ（２０１）の出力値は、制御信号（ｊ２ｋ
２）の値によって下表のようになる。

よって、これを一般式で表わすと Ｊ　２−　Ｆ２　Ｘ　Ａ＋Ｊ　２・ｋ２×Ｂ＋ｊ２・ｋ
　２　Ｘ　（Ａ＋Ｂ）・・・（３）となり、この（３）
式の値と上記制御信号（ｊ２，ｋ２）との関係は下表と
なる。

よって、上記セレクタ（２０１）の出力値は（３）式＝
ｊ２×Ａ＋ｋ２×Ｂ で表現され、同様に第２及び第３のセレクタ（２０２，
２０３）の各出力値は ｊ　，　ＸＡ＋ｋ　，　ＸＢ　　　　　　　・・・（４
）ｊ　ｏＸＡ＋ｋ　ｏｘＢ　　　　　　　−　（５）で
表現される。

そして、各セレクタ（２０１〜２０３）から出力される
（３）〜（５）式にて表現される各データｄ４　＋ｄ　
　３　＋　　ｄ　２　１　　ｅ　　３　＋　　ｅ　２　
＋　　ｅ　　ｌ＋　　ｆ　２　＋　　ｆ　　ｌ　＋　　
ｆ　Ｏは、後段の加算器（２０４）にて所定の重み付け
がなされて加算処理される。

すなわち、制御信号（ｊ２ｋ２，ｊ＋ｋ＋，ｊｏｋｏ）
に対する重み付けは、先に説明したように（２２，２１
，２°）に設定されており、各セレクタ（２０１〜２０
３）の出力値に対しては、供給されるビットデータに対
する重み付けがなされる。

よって、第１ないし第３のセレクタ（２０ｌ〜２０３）
の重み付けを考慮した各出力値は、 ２２ｘ　（ｊ　２　ＸＡ＋ｋ　２　ＸＢ）　　・・・（
６）式２’ｘ　（ｊ　，　ＸＡ＋ｋ　１ＸＢ）　　・・
・（７）式２°ｘ　（ｊ　ｏＸＡ＋ｋ　ｏＸＢ）　　−
　（８）式の各式にて表現することができ、各セレクタ
の出力（ｉａ　（ｄ４，　ｄ３，　ｄ２）　（ｅ３１　
ｅ２．　ｅ１）　（ｆ２１ｆ＋，ｆｏ）の添字が重み付
け係数に対応している。

そして、このような重み付けがなされた各出力値は加算
器（２０４）にて加算され、６ビットの演算出力Ｍ　（
ｒｎ５　，　ｒｎ４，　ｒｎ３　，　　＋７１２　．　
ｒｎＩ，　ｒｎｏ　）が出力される。

上記加算器（２０４）の構或は、従来例（第５図）の乗
算器の中で使われている加算器（１２１，　　１２２）
、すなわち第６図の加算器と同じである。

上述のような構成のデイジタル演算処理装置における演
算出力Ｍは、上述の説明から明らかなように上記（６）
式、（７）式、（８）式の和となる。

すなわち、 Ｍ＝　（６）式＋（７）式＋（８）式 （２２−　ｊ２＋２’　−　ｊ，　＋２°・ｊｏ）×Ａ
＋　（２２−ｋ　２＋２’　−　ｋ，　＋２°ｋｏ）Ｘ
Ｂとなり、上式において、２２＊ｊ２＋２’ｌｊ，　＋
２°・ｊｏ−Ｊ１２２６ｋ　２＋２’　ａ　ｋ，　＋２
°ｋｏ−Ｋであるから、Ｍ＝ＪＸＡ十ＫＸＢ となる。

よって第１図に示す構戊のデイジタル演算処理装置によ
り目的とする演算結果を得ることができる。

このように、本実施例に係るデイジタル演算処理装置に
よれば、前記（１）式のような演算処理を行なうのに被
乗数ＡとＢをあらかじめ加算した結果とＡとＢを乗数の
各ビットデータに基づいて選択し、その選択出力を加算
することにより、従来例のような各々独立した乗算器を
２個設ける必要がなくなる。よって本実施例によれば、
この種のデイジタル演算処理装置の回路規模及び構成素
子数を大幅に削減し簡略化することができる。

また、上述の実施例における加算器（２０５）の処理時
間と、第５図に示した従来例における後段の加算器（１
０３）の処理時間とは、本実施例の加算器（２０５）に
おけるビット数の方が従来例のものよりも少ないため早
くなる。

よって、上述のような本実施例によれば、その処理時間
の短縮化を図ることができる。

本発明の第２の実施例を第２図に示す。

第２図の構成は第１図の構成から第１の加算器（２０５
）と該加算出力をラッチするラッチ回路（２１４）を取
り除き、それに伴い入力数の減った第１ないし第３のセ
レクタ（２０１，２０２，２０３）を第４図に示す構成
のＡＮＤ−ＯＲ回路（３０１，　３０２，　　３０３）
に変更したものである。第２の実施例で演算する処理の
内容は上記（１）式と同じである。但し、被乗数ＡとＢ
（各々３ビットのデータ）の間に下式の条件を仮定する
ものである。

Ａ　十Ｂ　＝　２”　−　１　＝　７　　　　　　　　
・・・（９）上記、条件によってＡとＢの加算結果はい
つも７になることから、ＡとＢを加算する必要がなくな
るのである。

よって、第１図における第１の加算器（２０５）及びそ
の出力をラッチするラッチ回路（２１４）を取り除くこ
とができる。

次に、７というデータは３ビットで表現するとｌｌｌ２
であるから、第１図におけるセレクタ（２０１，２０２
，２０３）をそのまま使用し、これらすべてのセレクタ
（２０１，　２０２，　２０３）の入力端子（ｒｌｌＪ
）に、「１」を供給することで、目的の演算を行なうこ
ともできるが、セレクタの制御信号と出力の関係及びＡ
とＢの関係を整理すると、第１図におけるセレクタ（２
０１，　２０２，　２０３）は第３図に示す構戊のもの
を使用することが可能になる。すなわち、セレクタ制御
信号と出力には下表のような関係があり、 （］　１ｋ　＋・）と（Ａ３ｊ！２Ａｌ）（Ｊｏｋｅ）
と（ｆ２ｆｌｆｏ） の関係も同じ Ａ＋Ｂ＝７より、ａ＋＝ｂ：　（＋＝０．　　１．　　
２）であるから、第３図に示すＡＮＩＩ−ＯＲ回路で同
一の機能を実現できる。

よって、第３図に示す構成のデイジタル演算処理装置に
より（９）式の条件下の（１）式を演算することができ
る。

ところで、（９）式の条件下の（１）式は変形すると下
記のようになる。

但し、この（ＩＯ）式におけるＲは７ （　Ａ　十Ｂ　＝　２３−　１　）である。

上記（ＩＯ）式が物理的に意味するものは、Ｊ及してＲ
倍したものをＭに出力するということであり、このよう
な処理回路はミキシング回路において大変有効である。

なお本実施例ではＡ＋Ｂ＝２’−１　（ｎ＝３）の場合
について説明したが、Ａ＋Ｂ＝任意の設定値についても
応用可能である。

このように本実施例に係るデイジタル演算処理装置によ
れば、前記（ＩＯ）式のような演算処理を行なうのに必
要な回路規模は第５図に示した従来例における乗算器１
ヶ相当で済み、大幅な回路の削減と簡略化が可能になる
。

また、このように構成を簡略化することによって、演算
処理時間も短縮化できる。すなわち先に第６図に示した
従来例では、各乗算器による乗算出力を後段の加算器（
１０３）にて加算演算をすることが必要であった。しか
し、本実施例では後段の加算器は必要ないためこの分だ
け演算時間を短縮できる。

本発明の第３の実施例を第４図に示す。

同図において、５０１は第１の被乗数Ａ（ａ２＋ａｌ＋
ａｏ）、５０２は第２の被乗数Ｂ（ｂ２，ｂ＋，ｂｏ）
、５０３は第３の被乗数Ｈ（ｈ２．ｈＩ＋　ｈａ）、５
０４は第１の被乗数Ｊ　（Ｊ２１　ｊｌ＋　ｊｏ）、５
０５は第２の被乗数Ｋ（ｋ２，ｋ＋，ｋｏ）、５０６は
第３の被乗数ＬＣ１２，ＩＩ　Ｉｎ　ｆｏ）を各々入力
する端子、５０７，　　５０８，　５０９はそれぞれＡ
とＢＳＡとＨ，ＢとＨを加算する加算器、５１０は前記
ＢとＨを加算する加算器（５０９）の出力にＡを加算す
る加算器、５１１，　５１２，　５１３はＡ，　Ｂ，　
Ｈ，　Ａ＋Ｂ，　Ａ＋Ｈ，Ｂ＋Ｈ，Ａ＋Ｂ＋Ｃ，Ｏの中
からどれか１つを選択して出力するセレクタ、５１４は
該セレクタ（５１１，５１２，　　５１３）の出力を加
算する加算器、５１５は演算結果を出力する端子である
。

本実施例は、上述の回路を用いて下記の演算を行なうも
のである。

Ｍ＝ＪＸＡ＋ＫＸＢ＋ＬＸＨ　　　−．（１１）以下、
動作説明を行なう。

端子５０１，５０２，５０３から入力された３つの被乗
数Ａ，　Ｂ，　Ｈのデータはそれぞれセレクタ（５１１
，５１２，　５１３）の各端子に分配供給されると供に
、加算器（５０７，　５０８，　５０９，　　５１０）
にも供給される。

加算器５０７，　５０８，　５０９はそれぞれＡとＢ，
ＡとＨ，ＢとＨを加算し、その結果をセレクタ５１１，
５１２，５１３に供給する。加算器５１０は、加算器５
０９から出力されるＢ＋Ｈという値にＡを加算してＡ＋
Ｂ＋Ｈという値を出力し、それをセレクタ５１１，　５
１２，１５３に供給する。

一方、端子５０４，　５０５，　５０６には３つの乗数
Ｊ（Ｊｚ＋　ｊ＋＋　ｊｏ）、Ｋ　（ｋ２．　ｋ，，ｋ
ｏ）、Ｌ（Ｉ！２，！！＋，ｊ！ｏ）が入力され、それ
らのヒットデータは同じ重みのビットごとに分割され、
第１のセレクタ（５１１）には３２ｋ２Ｉ！２、第２の
セレクタ（５１２）にはｊ＋ｋ＋１＋、第３のセレクタ
（５１３）にはｊｏｋａＩ！ｏが制ＩＩｌ信号として供
給される。

各セレクタには、Ａ，　　Ｂ，　　Ｈ，　　Ａ＋Ｂ，　
　Ａ＋Ｈ，Ｂ＋Ｈ，Ａ＋Ｂ＋Ｈという７つのデータがデ
ータ入力端子に供給され、それらを選択する制御信号と
してｊ，　　ｋ，　　１の３つのビットが与えられてい
る。

制御信号と選択出力信号の関係は下記の表に示すように
決められている。

制御信号が３ビットとも０である場合には、上記７つの
データのいずれも選択せずにＯを出力する（別の言い方
をすれば、０を選択して出力するとも言える。）。

このようなセレクタの出力値は被乗数Ａ，　Ｂ，　　Ｈ
と制御信号ｊ，　ｋ，　　Ｎを用いて式で表現できる３
以下に第ｌ〜第３セレクタの出力値を１順に記す。

３　２　Ｘ　Ａ　＋　ｋ　２　Ｘ　Ｂ　＋　ｌ　２　Ｘ
　Ｈ　　　・・・（１２）ｊｌ　ＸＡ＋ｋ　，ｘＢ＋ｆ
　，ｘＨ　　　　・・・（１３）ｊ　ｏＸＡ＋ｋ　ｏｘ
Ｂ＋　ｌ　ｏＸＨ　　　−　（１４）各セレクタの出力
値は後段の加算器で所定の（Ｅみ付けがなされて加算処
理される。重み付けを考慮した各出力値は、 ２２×（ｊ２×Ａ↓ｋ２ＸＢ＋　ｎ　２ＸＨ）・・・（
１５）２’Ｘ　（ｊ　，ＸＡ＋ｋ　，ｘＢ＋　ｌ　１ｘ
Ｈ）・・・（１６）２°Ｘ　（ｊ　ｏＸＡ＋ｋ　ｏＸＢ
＋　Ｒ　Ｑ　ｘＨ）＋・＋　（１７）となり、後段の加
算器（　５　１　４）は上記３つの値を加算してＭ　（
ｒｌ１５，ｒｎ４＋　ｍ３，ｍ２，ｒｎｌ，ｍ，））に
出力する。よって Ｍ二（１５）式＋（１６）式＋（１７）式二（２２・ｊ
２＋２’　”　ｊ＋　＋２°・Ｊｏ）×Ａ＋　（２２−
　ｋ２−１−２’　−　ｋ，　＋２°−ｋｏ）ＸＢ＋　
（２’　・ｅ２　＋２’　”　ｌ　１＋２°”！ｏ）Ｘ
Ｉ上式において、２２・Ｊ２＋２″・５１千２°・Ｊｏ
−Ｊ、２２・ｋ２　＋２’−ｋ，　＋２°−ｋｏ＝Ｋ，
　２”　−　ｎ２＋２’　−　ｎ＋２°・ｉｏ−してあ
るから Ｍ　＝　Ｊ　Ｘ　Ａ　＋　Ｋ　Ｘ　Ｂ　＋　Ｌ　Ｘ　Ｈ
となる。

このように本発明の実施例によれば、（１１）式の演算
処理を行なう場合、従来なら３つの乗算器と該乗算結果
を加算する２つの加算器が必要であったものが、加算器
４つと乗算器１つ相当の回路規模で実現できる。

また、第２の実施例で見てきたように、被乗数Ａ，Ｂ，
■■の総和が一定という条件のもとでは、さらに回路の
削減が可能である。

なお、上述の各実施例は、本発明をデイジタル演算処理
装置に適用したが、本発明はアナログ演算処理装置に適
用してもよいことは当然である。

〔発明の効果〕

上述の説明から明らかなように、本発明によれば、例え
ば４つのデインタルデータＡ，　　Ｂ，　Ｊ，　　Ｋに
対して 〜１＝ＪＸＡ＋ＫＸＢ という演算を行なう場合、従来は乗算器が２つと加算器
が１つ必要であったが、本発明によれば、乗算器１つと
加算器１つ相当の回路規模で実現できる。

よって、本発明によれば、この種演算処理装置の回路規
模を小さくするとともに構成素子数を少なくすることが
でき、これによってコストダウンを図ることができる。

また、本発明によれば、このような回路規模の縮少化に
よって演算処理速度の短縮化をも図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の演算処理回路を示すブ
ロック図、 第２図は本発明の第２の実施例の演算処理回路を示すブ
ロック図、 第３図は第２図における、ＡＮＤ−ＯＲ回路の構威を表
わすブロック図、 第４図は本発明の第３の実施例の演算処理回路を示すブ
ロック図、 第５図は従来例を示すブロック図、 第６図は第５図に使われている乗算器の内部にある加算
器の構成を表わすブロック図である。 ２０６，２０７はそれぞれ３ビットの被乗数Ａ，　　Ｂ
を入力する端子、 ２１０，２１２はそれぞれ３ビットの乗数Ｊ，　　Ｋを
入力する端子、 ２１５は６ビットの演算結果を出力する端子、２０１，
　２０２，　２０３は２つの被乗数Ａ，　Ｂとそれらの
相（Ａ＋Ｂ）の内の１つを選択して出力するセレクタ、 ２０５はＡとＢを加算する加算器、 ２０７，２０８，２１１，２１３，２１４はそれぞれ３
ヒットのデータをラッチするラッチ回路。

Claims (1)

【特許請求の範囲】
1. 乗数と被乗数との対を複数入力として持ち、前記乗数と
   被乗数との乗算をそれぞれの対について行ない、各対の
   乗算結果を加算して出力する演算処理装置であって、各
   乗数に応じた制御信号により、各被乗数、２以上の被乗
   数の加算結果及び０値を選択的に出力する複数のセレク
   タと、これらセレクタの出力を加算する加算器とからな
   ることを特徴とする演算処理装置。