JPS62214435A - デイジタル除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は１回路構成がｈ）単でかつ任意の除数について
の除算が行なえる汎用性の高いディジタル除算回路に関
する。

［発明の技術的背景とその問題点］ 一般に、マイクロコンピュータを応用したシステムで・
・−ド的な除算を行なう場合、除数が２ｋ（ｋ＝１．２
．３．・・・）であるならば、被除数データをにビット
右にシフトすることによって極めて簡単に除算を行なう
ことができる。しかし、除数が２の整数のべき乗で表せ
ない場合には。その処理は極めて複雑である。被除数デ
ータのビット・シフトや加算機能を持りた除算専用のハ
ードを用いた従来の方法であると、色々な除数に対処す
るには、その除数に応じた極めて膨大なハードを準備せ
ざるを得ない。

これに対し、除算専用のＲＯＭなどを用慧し、このＲＯ
Ｍに記憶させた除算テーブルを使用する方法゛も採用さ
れているが、この方法においても被除数、除数のセット
毎に、その答えを登録しておかなくてはならず、登録さ
れていないセント以外の除算は行なえない。したがって
、色々な除数・被除数について除ｎを行なうには、やは
シ回路規模の増大は免れ得ないという問題があった。

［発明の目的］ 本発明は、このような問題に基づきなされたもので、ハ
ード構成の複雑化を招くことなく５色色な除数、被除数
についての除算が可能な柔軟性の高いディジタル除算回
路を提供することを目的とする。

［発明の概要コ 本発明では、被除数データＸｉ任意の除数デ１　　　。

一タＮ（但しＮは０≦に≦１を満足する整数）で除算す
るに際し、先ず被除数データＸとともに与える正の整数
、Ｃは０若しくは正の整数であり、−夕とを乗算器によ
って掛は合わせ、この乗算結果と前記ｘ−１−とを適宜
小数点位置を合わせて加ｍ 算器で加え合わせて、最終的にＲの値を得るようにした
ことｔ−特徴としている。

［発明の効果］ 本発明によれば、除数Ｎではなく、これに基づいて得ら
れる誤差データを与えることによシ、任意の除数Ｎの除
算をピット操作、乗算および加算だけで行なうことが可
能となる。このため、既存の積和回路のように極めて簡
単なハード構成でディジタル除算を行なうことができる
。しかも、−夕の整数化を図っているので、少ない演算
ピット数を有効に活用できるなどの効果も奏する。

［発明の実施例コ 以下、図面を参照しながら本発明の一実施例について説
明する。

′第１図は、本発明に係るディジタル除算回路としてデ
ィジタル計算機システムの一部に組込まれた積和計算部
を使用した例を示すものである。

第１のレジスタ群を構成するＸビットのレジスタ１　＊
　＃　１　ｂ　、　１　ｃ　＊　”’は、スイッチ２＆
、２ｂ。

２ａ、・・・によって選択的にＸビットのＸレジスタ３
に接続される。一方、第２のレジスタ群を構成するｙビ
ットのレジスタ４ｍ、４ｂ、４ｅ、・・・は、スイッチ
５＊＊５ｂ、５ｃｅ・・・によって選択的にｙピットの
Ｙレジスタ６に接続される。Ｘレジスタ３、Ｙレジスタ
４の出力は、２ビツト出力の乗算器７の２つの入力とし
て与えられている。乗算器７の出力は、ピット・シフト
による桁合わせを行なうセレクタ８を介して加算器１０
の一方の入力として与えられている。加算器１０の他方
の入力には、２ピツトの２レジスタ９の出力が与えられ
ている。そして、加算器１０の出力は２ピツト全てが２
レジスタ９に、また上位Ｘ、７ビツトがそれぞれレジス
タＪａｍ４ｍにフィードバックされるように構成されて
いる。なお、第１図においてはＸ、７．Ｚとして、それ
ぞれ１５　、１５．３０を与えた例が示されている。

本実施例では、このように構成された積和計算部を使用
して、任意の被除数Ａ−Ｂの任意の除数Ｎによる除算が
行われる。以下、この除算の手順を第２図および第３図
を用いて説明する。

まず、この積和計算部の外部において被除数Ａ・Ｂ、除
数Ｎおよび近似したい桁数８が設定される。

これらの演算パラメータが与えられると　１−１−　２
ｍ の０以上における最小値を与えるｍの値（正の整数）が
一意的に求まるので、 で表わされる誤差データも求まる。この誤差データはシ
ステムの他の計算部で演算するようにしても良いし、Ｎ
、ｓをアドレスとするＲＯＭテーブルに記憶させておく
ようにしても良い。以上が積和計算部における処理が始
まる前段階における処理である。

次に、積和計算部は近似したい桁数８を入力しくステッ
プ２１）、乗算器７の３ビツト目に小数点の位ｔＶセッ
トする（ステップ２２）。一方、積和計算部の外部では
ｍと１から、 ｓ＝ｍ＋ａ−）−ｂ　　　　　　　　　　　　　・・・
（２）を満念すａ、ｂ（正の整数、ただし１通りとは限
らない）が求められる。レジスターａに２１倍されたＸ
ビットの被乗数Ａ・２１を格納し、レジスタ４ａに２　
倍されたｙビットの乗数Ｂ・２ｔｌｔ、格納する（ステ
ップ２３）。これらのデータはスイッチ２ｍ、５ｈの選
択によって第３図−’）　、　（ｂ）に示すように、そ
れぞれＸレジスタ３、Ｙレジスタ６にセットされ、乗算
器７で乗算される。この乗算では（ｃ）に示すように、
２ビツトのＡ−Ｂ　−２”ｂｔ乗算結果として得ること
ができるが、前述したように、乗算器７の出力の・ピ・
ト目に°小数点が一定されているので１乗算器７で得ら
れた結果は、自動的に３ビツト右にシフトされ、（ｄ）
に示すようにＡ・内容と加算される。いま、（ｅ）に示
すように２レジスタ９にＯが格納されているとすると、
加算器７の２ビット出力Ａ−Ｂ・土は；（ｆ）で示すよ
うに七のまま２レジスタ９に格納される（ステップ２５
）。

ま九、この値の上位Ｘビットがレジスターａに格納され
、同上位ｙピットがレジスタ４ａに格納される（ステッ
プ２６）にの上位Ｘビットの値は、ω）に示すように２
ビツトの加算器１０の出力の小数点をｄ　＝　ｚ　−ａ
　−Ｘビットだけ左に移動させた値の整数部に他ならな
い。つまり、レジスタ１ａには、Ａ−Ｂ−７−・２□−
８−エが格納されることになる。

次に、前述した誤差データがレジスタ４ｂＫセツトされ
る。ここで、この誤差ｒ−夕について説明する。１およ
び３の定義より、１は（ｈ）に示すよＮ　　　　　　　
　　　　　　　　　　　　　　Ｎうに、１番上のビット
に小数点があるとした場合、上から１〜（ｍ−１）ビッ
トが全て０、ｍビット目が１、さらに上から（ｍ＋１　
）〜（ｍ＋ａ　）ビットが０か１のいずれか一方、（ｍ
＋ｓ＋１）ビット以降が全てＯという２進数で表現され
る。ところで、上からｍビット目に立っている１は、小
数点の位置から考えて上に当たる。よって、（１−上）
は、ｚｍ　　　　　　　　　　　　　　　Ｎ　　ｚｍｍ
ピット目の１を０に変えた数であるから（１）のように
表せる。いま、小数点を上から（ｍ＋ａ）ビット目まで
右に移動すれば、＜　１　＋　１　＞は整数化　　　２
ｍ されて（１−±）・２ｍ＋１１となる（ｊ）。さらに、
０）て　　２ｍ おいて小数点を左Ｋ　（ｚ　−ａ　−ｘ　）ビット移動
し次影響を打消すために、小数点を（ｚ−ｓ−ｘ）ピッ
ト右に移動することＫより、（−−−）・２　Ｚ＋ｍ−
Ｘ　　２ｍ が得られる（ト）。この値は前述したように前処理段階
で求められている。この値を誤差データとしてレジスタ
４ｂＫ格納する（ステップ２７）。なお、第３９伽）か
らも明らかなように、畠は、ｙ≧（＄−Ｘ）≧ｌ　　　
　　　　　　　・・・（３）の条件を満九す必要がある
。次にスイッチ２ａ・５ｂｉ選択し、レジスタ１ａに格
納されている（ステップ２８）。この結果、−に示すよ
りなＡ−Ｂ・ｃ　１−１−）・がが得られるが、前述の
通り、Ｎ　　　２ｒｎ 本システムでは乗算器７の出力のＳビット目に小数点を
設定しであるため、得られた結果は自動的にＳピット右
にシフトされて、０）に示すように、で加算し、 ＝ｈ−Ｂ−Ｈ・・・（４） なる演算によってφ）に示すように、Ａ−Ｂ−Ｈを得る
（ステップ２９）。以上の手順によって本システムの積
和計算部におけるＡ　”　Ｂ　’　Ｎの演算が完了する
。

なお、レジスタ４ｂにＯを格納しておけば、最終結果と
してＸ−Ｙ−土が得られることは言うまでｍ もない。

第４図に、Ｎ＝６０．ｘ＝１５．ｙ＝１５．ｚ＝３０　
、　ｍ＝６　＊　ｍ＝８　、　ｍ＝１　ｔ　ｂ＝１とし
た場合の具体的な処理の流れを第３図に対応させて示す
。

この例ではｎｈ−Ｂｆ次のように近似している。

前＃０．０１６６６７ −ｇ（１＋Ｈ（１＋Ｈ）　）＃ｏ、ｏ　１６６６３上物
上（１＋　ｈＣ１＋　１６　＞　）、・、±Ａ−Ｂ ＝　−！−Ａ　−Ｂ ＋４Ａ・Ｂ（π（１＋汀）） 一±Ａ−Ｂ この近似による誤差は、約０．０２％である。このこの
値を６４　Ａ　”　Ｂと直接掛は合わせるには、極め（
６０−］）”左に１４．ビットだけシフトして整数化す
る。すなわち、 ■（１＋爾）＝０．０００１０００１ −（１＋工）×２８ ＝（劃−４）×２ ＝１０００１　　　　　　　　　　　　　　　　　　　
　　・・・（６）そして、この整数化された値にπＡ・
Ｂを掛は合わせる。その後、得られた積を右に８ビツト
シフトすれば、上Ａ−Ｂ（ユ（１＋Ｌ））が得られる。

実際の計算においては、前述したように、第４図（ｇ）
において７ビツト右にシフトした影ｊｌ’を打消すため
に、同図仮）に示すように（６０−６４）×２を誤差デ
ータとしてレジスタ４ｂに格納しておく。

そして、前述の手順に従って演算を行なえば１人・Ｂの
演算が可能である。

参考までに、いくつかの除数Ｎについての誤差データを
次表に示す。々お、これらのＮについては全てｍ　＝　
６である。

このように本実施例によれば、誤差データの値を種々変
更することによって任意の除数Ｎによる除算が、ビット
シフト・、乗算、加算というような極めて簡単な処理に
よって可能となるので、従来の積和計算部をそのまま使
用できるという利点がある。

なお、本発明は、上述したような積和計算部のハード構
成に限定されるものではない。例えばレジスタは必要最
小限の数があればよい。また、上述し次側では、特にセ
レクタ８を特徴とする特許がないが、乗算器７における
ビットシフト処理をセレクタ８で行なうようにしても良
い。

【図面の簡単な説明】

第１図は本発明の−実施例に係るディジタル除算回路と
して使用される積和計算部の構成を示すブロック図、第
２図は同積和計算部における処理の流れを示す流れ図、
第３図は同積和計算部における各種レジスタの内容を説
明するための図、８ｇ４図は同積和計算部における各種
レジスタの内容全具体的数値をもって説明する念めの図
である。 １　ｍ　、　１　ｂ　、　１　ｅ　、　４　ｍ　、　４
　ｂ　、　４　ｅ　＝−レジスタ、２　ｍ　＊　２　ｂ
　＃　２　Ｃ＃　５　ａ　ｇ　５　ｂ　＊　５　ｃ　・
・・スイッチ、３・・・Ｘレジスタ、６・・・Ｙレジス
タ、２・・・乗算器、８・・・セレクタ、９・・・２レ
ジスタ、１０・・・加算器。 出願人代理人　　弁理士　鈴　江　武　彦第１　図

Claims (6)

【特許請求の範囲】
1. （１）被除数データＸを任意の除数データＮ（但しＮは
   ０＜１／Ｎ≦１を満足する整数）で除算するディジタル
   除算回路において、前記被除数データＸと、（１／Ｎ−
   １／（２＾ｍ））・２＾ｃで表わされる誤差データ（但
   し、ｍは｛１／Ｎ−１／（２＾ｍ）｝の０以上の最小値
   を与える正の整数、ｃは０若しくは正の整数）とを入力
   し、前記被除数データＸをビット操作してＸ・１／（２
   ＾ｍ）を求める手段と、この手段で求めたＸ・１／（２
   ＾ｍ）と上記誤差データとを掛け合わせる乗算器と、こ
   の乗算器で得られた値と前記Ｘ・１／（２＾ｍ）とを適
   宜小数点位置を合わせて加え合わせることによりＸ／Ｎ
   を得る加算器とを具備したことを特徴とするディジタル
   除算回路。
2. （２）被除数Ｘは、ＡとＢとの積で表わされ、これらＡ
   とＢとがそれぞれ個別に記憶されることを特徴とする特
   許請求の範囲第１項記載のディジタル除算回路。
3. （３）ｃはｍ＋ｓ（ｓは１／Ｎの有効桁数によって決定
   される正の整数）であることを特徴とする特許請求の範
   囲第１項記載のディジタル除算回路。
4. （４）ｃはｍ＋ｓ＋ｄ（ｓは１／Ｎの有効桁数によって
   決定される正の整数、ｄは誤差データと掛け合わされる
   Ｘ・１／（２＾ｍ）を一時記憶する際に切捨てられるビ
   ット数）であることを特徴とする特許請求の範囲第１項
   記載のディジタル除算回路。
5. （５）乗算器の入力ビットをｘ、ｙ、出力ビットをｚと
   した時、ｄは、 ｚ−ｓ−ｘ ｓは、 ｙ≧ｚ−ｘ≧ｓ≧ｍ を満たすものであることを特徴とする特許請求の範囲第
   ４項記載のディジタル除算回路。
6. （６）ｓはｍ＋２であることを特徴とする特許請求の範
   囲第１項記載のディジタル除算回路。