JPH03167830A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置特に超高速バイポーラトランジス
タの製法に関する。

〔発明の概要〕

本発明は、ベース取出し電極及びエミッタ取出し電極を
多結晶半導体膜で形成してなる半導体装置の製法におい
て、絶縁膜及びこの絶縁膜の開口に臨む第１導電形の半
導体領域上の全面にペース取出し電極となる第２導電形
の半導体膜を被着形成し、半導体膜に対するベース取出
し電極の外形パターニングと、半導体領域の活性部が臨
む開口の形戊とを同一のエッチング工程で行い、絶縁膜
上の半導体膜を用いて半導体膜エッチングの終点検出を
行うことによって、半導体領域の活性部でのオーバエッ
チングの防止を図ると共に、製造工程の削減及び加工精
度の向上を図るようにしたものである。

〔従来の技術〕

従来、バイポーラトランジスタにおいて、ベース取出し
電極及びエミッタ取出し電極を多結晶シリコン膜で形成
し、エミッタ取出し用の多結晶シリコン膜からの不純物
拡散でセルファライン的にベース領域及びエミッタ領域
を形成して威る超高速バイボーラトランジスタが提案さ
れている。第２図は、この超高速バイポーラトランジス
タの製法例を示す。第２図Ａに示すように第１導電形例
えばｐ形のシリコン基板（１）の一生面に第２導電形即
ちｎ形のコレクタ埋込み領域（２）及びｐ形チャンネル
ストップ領域（３）を形或した後、ｎ形のエビタヰシャ
ル層（４）を戊長ずる。コレクタ埋込み領域（２）に達
する高濃度のｎ形コレクタ取出し領域（５）を形或し、
このコレクタ取出し領域（５）及び爾後ベース領域、エ
ミッタ領域を形或するべき領域（４＾）を除いて選択酸
化によるフィールド絶縁膜（６）を形戊する。次いで全
面に薄い絶縁膜例えばＳ１０２膜（７）を形或し、領域
（４Ａ）に対応する部分を開口した後、ＣＶＤ（化学気
相或長）によりベース取出し電極となる第１の多結晶シ
リコン膜（８）を形戊し、この多結晶シリコン膜（８）
にｐ形不純物のボロンをドープする。しかる後ベース取
出し電極の外形形状に対応スるパターンの第１のレジス
トマスク（９）を介してｐ゛多結晶シリコン膜（８）を
パターニングする。

次に、第２図Ｂに示すようにバターニングしたｐ゛多結
晶シリコン膜（８）を含む全面にＣＶＤ法に？りＳｉｎ
２膜（１０）を被着形成した後、第２のレジストマスク
（１１〉を形戊する。そして、このレジストマスク（１
１）を介して真性ベース領域及びエミッタ領域を形戊す
べき活性部に対応する部分のＳｉＯａ膜（１０）及びｐ
゛多結晶シリコン膜（８）を選択的にエッチング除去し
、開口（１３）を形或すると共に、ｐ゛多結晶シリコン
膜（８）からなるベース取出し電極（１２〉を形成する
。

次に、第２図Ｃに示すように、この開口（ｌ３）を通じ
てｐ形不純物のボロンをイオン注入し領域（４Ａ）の面
に爾後形或する外部ベース領域と真性ベース領域とを接
続するためのリンクベース領域（１４）を形或する。次
いでＳ１０２膜をＣＶＤ法により被着形成した後、９０
０℃程度の熱処理でＣＶＤＳｉＯ■膜をデンシファイ　
（緻密化〉する。このときの熱処理でｐ゛多結晶シリコ
ン膜のベース取出し電極〈１２〉からのボロン拡敗で一
部外部ベース領域（１６）が形或される。その後、エッ
チバックして開口（１３〉に臨むベース取出し電極（１
２〉の内壁にＳｉｎ，によるサイドウォール（１５）を
形戊する。

次に、第２図Ｄに示すようにサイドウォール（１５）で
規制された開口（１７）に最終的にエミッタ取出し電極
となる第２の多結晶シリコン膜〈１８〉をＣＶＤ法によ
り形戊し、多結晶シリコン膜（１Ｂ）にｐ形不純物（例
えばＢ又はＢＦ２）をイオン注入しアニ−ルして活性部
にｐ形真性ベース領域（１９）を形成し、続いてｎ形不
純物（例えばヒ素）をイオン注入しアニールしてｎ形エ
ミッタ領域（２０）を形戊する。或は多結晶シリコン膜
（１８）にｐ形不純物及びｎ形不純物をイオン注入した
後、同時にアニールしてｐ形真性ベース領域（１９〉及
びｎ形エミッタ領域（２０）を形或する。このベース及
びエミッタ形ｔ時のアニール処理で同時にｐ゛多結晶シ
リコンのベース取出し電極（１２）からのボロン拡散で
最終的に外部ベース領域（１６）が形或される。なお、
真性ペース領域（１９〉はリンクベース領域（１４）よ
り不純物濃度は大きい。しかる後、コンタクトホールを
形或し、メタル（例えばＭ）によるベース電極（２１）
、コレクタ電極（２２）及びエミッタ電極（２３）を形
戊する。この様にして超高速パイボーラトランジスタ（
２４）が構或される。

〔発明が解決しようとする課題〕

上述した従来の製法においては、第２図Ａ，　Ｂで示す
ようにベース取出し電極用のｐ゛多結晶シリコン膜（８
）に対するバターニングを第１及び第２のレジストマス
ク（９）及び（１ｌ）を用いた２回のエッチング工程で
行っている。この理由は、通常、エッチングのバラッヰ
を考慮してＲｒＥ　（反応性イオンエッチング）等でオ
ーバーエッチングぎみに行っているため、第２図Ａの第
１のレジストマスク（９）を用いたエッチングでは下地
にＳｉｎ，膜（７）が有るのでｐ゛多結晶シリコン膜（
８）のみを確実にエッチング除去できるが、このとき同
時に開口（工３）を形或するためのエッチングを行った
場合、ここではｐ′″多結晶シリコン膜（８）とその下
のシリコン領域（４Ａ）との選択比がとれないためシリ
コン領域（４＾）がエッチングされ残りのシリコン領域
（４Ａ）　（７）残り厚みが薄くなるためである。残り
のシリコン領域が薄くなると、耐圧Ｖｃｙｏ，　Ｖｃｓ
ｏが低下する。

従ってコントロールしながら２回に分けてエッチングせ
ざるを得す、工程が複雑となるものであった。

また、第２図Ｂ工程の後のエッチングで開口（１３〉を
形戊するが、上述したように一般に多結晶シリコン膜（
８）とシリコン領域（４Ａ〉の選択比がとれないので、
シリコン領域（４Ａ）がエッチングされると共に、その
エッチング量が不安定でバラツキが生じる。このパラツ
キはデバイス性能のバラツキを招く。

本発明は、上述の点に鑑み、製造工程の簡素化を図ると
共に、均一な性能を有するトランジスタの製造を可能に
した半導体装置、即ち超高速バイポーラトランジスタの
製法を提供するものである。

〔課題を解決するための手段〕

本発明による半導体装置の製法は、絶縁膜（７）及びこ
の絶縁膜（７）の開口に臨む第１導電形の半導体領域（
４Ａ）上の全面にベース取出し電極となる第２導電形の
半導体膜（８）を被着形或し、半導体膜（８）に対する
ベース取出し電極の外形に対応するパターニングと、半
導体領域（４Ａ〉の活性部が臨む開口（１３）の形成と
を同一のエッチング工程で行い、絶縁膜（７）上の半導
体膜（８）を用いてエッチングの終点検出を行う。

その後は、開口（１７）に半導体膜（１８）を形或し、
この半導体膜（１８〉からの不純物拡散により真性べ一
ス領域（１９）及びエミッタ領域（２０）を形戊するよ
うになす。

〔作用〕

上述の本発明製法においては、半導体膜（８）に対して
ベース取出し電極の外形に対応するパターニングと開口
（１３〉の形成とを同一のエッチング工程で行うので、
従来よりもレジストマスク工程及びエッチング工程が１
回ずつ削減され、工程が簡素化されると共に、工程の削
減で加工精度が向上する。しかも、半導体膜（８）のエ
ッチング終点検出が、絶縁膜（７）上の半導体膜（８）
を用いてレーザーエンドポイント法、ガスエミッション
法等を用いて確実に行えるので、半導体領域（４＾）と
半導体膜（８）の選択比がとれない開口（１３）に対応
する部分の半導体膜（８）のエッチングに対しても選択
エッチングが可能となり、その下の半導体領域のエッチ
ングが防止される。従って、均一な性能の半導体装置の
製造が可能となる。

〔実施例〕 以下、第１図を用いて本発明に係る超高速バイポーラト
ランジスタの製法の実施例を説明する。

尚、図面中、第２図と対応する部分には同一符号を付し
て重複説明を省略する。本例においては、第１図Ａに示
すように、第１導電形例えばｐ形のシリコン基板（１）
上に第２導電形即ちｎ形のコレクタ埋込み領域（２）、
ｐ形チャンネルストップ領域（３）、フィールド絶縁膜
（６）にて区分されたエビタキシャル層によるｎ形領域
（４Ａ）、コレクタ取出し領域（５）を形成し、さらに
表面に形成した絶縁膜例えば薄いＳｉｎ．膜（７）のｎ
形領域（４Ａ〉に対応した部分を開口した後、全面にペ
ース取出し電極となる第１の多結晶シリコン膜（８）を
ＣＶＤ法により形成し、この多結晶シリコン膜（８）に
ｐ形不純物のボロン（２７）をイオン注入する。なお、
ペース取出し電極をポリサイド膜で形成する場合には、
このｐ＋多結晶シリコン膜（８）上に例えばタングステ
ンシリサイド（ＷＳｉｘ）膜をＣＶＤ或いはスパッタ蒸
着により形或する。

次に、第１図Ｂに示すように、多結晶シリコン膜（８）
上にＣＶＤ法によりＳｉｎ２膜（１０）を被着形或し、
さらに、このＳｉｎ．膜（１０）上にレジストマスク（
２５）を選択的に形成する。このレジストマスク（２５
〉はベース取出し電極のパターンに対応したパターンを
もって形戊される。

次に、第１図Ｃに示すようにレジストマスク（２５）を
介してＳｉｎ２膜（１０）及びｐ゛多結晶シリコン膜（
８）をドライエッチング例えばＲＩＥにより選択エッチ
ングしてベース取出し電極（１２）を形成する。

即ち、このエッチング工程でベース取出し電極の外形に
対応した゛パターニングと、真性ペース領域及びエミッ
タ領域を形或すべき活性部に対応する？口（１３）の形
戊とを同時に行う。このとき、ｐ゛多結晶シリコン膜（
８）の下は大部分がＳｉＯ■膜（７）であるために、こ
のＳｉｎ２膜（７）上のｐ゛多結晶シリコン膜（８）で
のエッチングの終点検出を例えはレーザーエンドポイン
ト法、或はガスエミッション法等の手段を用いて行い、
この終点を検出した時点でｐ゛多結晶シリコン膜（８）
に対するエッチングを終了する。このエッチング終点検
出によってＳｉＯ■膜（７）上のｐ゛多結晶シリコン膜
（８ａ）は勿論のこと、開口（１３〉に対応するシリコ
ン領域（４Ａ〉上のｐ゛多結晶シリコン！（８ｂ）もシ
リコン［（４＾〉ヲエッチングすることなく、（エッチ
ングされたとしてもごくわずかのエッチングで）正確に
エッチングされる。

次に、第１図Ｄに示すように、この開口（１３）を通じ
てｐ形不純物のボロンをイオン注入し、領域（４Ａ）に
外部ベース領域と真性ベース領域とを接続するためのリ
ンクベース領域（１４）を形或する。次いで、ＣＶＤに
よるＳｉｎ２膜を被着形戊した後、熱処理してこのＣ　
Ｖ　ＤＳｉＯｚ膜をデンシファイする。

このときの熱処理でベース取出し電極（１２）のｐ′″
シリコン膜からのボロン拡散で一部ベース領域（１６）
が形戊される。その後、エッチバックして開口（１３）
の内側壁及びペース取出し電極（１２）の外側壁にＳｉ
ｎ２によるサイドウォール（１５）を形或する。

次に、第１図Ｅに示すように、サイドウォールで規制さ
れた開口（１７）にＣＶＤ法により最終的にエミッタ取
出し電極となる多結晶シリコン膜（１８）を形或し、こ
の多結晶シリコン膜（１８）にｐ形不純物例えばボロン
をイオン注入し、８００℃〜９００℃のアニールを行い
ボロンを拡散して真性ベース領域（１９）を形成し、次
いで多結晶シリコン膜（１８）にｎ形不純物例えばヒ素
をイオン注入し、８００℃〜１０００℃のアニールを行
いヒ素を拡敗してエミッタ領域（２０〉を形戊する。こ
のベース、エミッタ形或のアニール処理で同時にベース
取出し電極（１２）からボロンが拡散され最終的な外部
ベース領域（１６）が形戊される。しかる後、多結晶シ
リコン膜（ｌ８）をパターニングしてエミッタ取出し電
極とし、次いでコンタクトホールを形成し、メタル（例
えばＭ）によるベース電極（２１）、コレクタ電極（２
２）及？エミッタ電極（２３）を形成し、目的の超高速
バイポーラトランジスタ（２６）を得る。

上述の製法によれば、第１図Ｂ及びＣで示すように、ベ
ース取出し電極用のｐ゛多結晶シリコン膜（８）に対し
てその外形バターニングと活性部に対応する開口（１３
）の形戊とを同一のエッチング工程で行い最終的なベー
ス取出し電極〈１２）を形成することにより、従来に比
してレジストマスク工程及びエッチング工程を１回ずつ
削減することができると共に、加工精度を向上すること
ができる。そして、このｐ゛多結晶シリコン膜（８）の
エッチング工程では、ｐ゛多結晶シリコン膜（８）の下
地が大部分ＳｉＯ■膜（７）であるため、このＳｉｎ．
膜（７）上のｐ″″多結晶シリコン膜（８ａ）において
レーザーエンドポイント法又はガスエミッション法等に
よるエッチング終点検出が確実に行える。即ち、本例で
はＳｉＯ■膜（７）上のｐ“多結晶シリコン膜（８ａ）
を用いてエッチング終点検出を行うので、シリコン領域
（４Ａ）上のｐ゛多結晶シリコン膜（８ｂ）も下地のシ
リコン領域（４Ａ〉をエッチングせずに確実にエッチン
グすることができる。従って、活性部におけるｎ形領域
（４＾）の厚さのバラツキ、或は厚さが薄くなる等の不
都合が解消され、耐圧ＶＣＥＯ，　ＶＣ！１Ｇ　の低下
、トランジスタ性能のバラツキ等を招くことなく信頼性
の高い超高速バイボーラトランジスタを製造することが
できる。

〔発明の効果〕

本発明によれば、絶縁膜及びこの絶縁膜の開口に臨む第
１導電形半導体領域上の全面にベース取出し電極となる
第２導電形半導体膜を形戊し、この半導体領域に対する
ベース取出し電極の外形パターニングと半導体領域の活
性部が臨む開口の形或とを同一のエッチング工程で行う
ことにより工程の削減と共に加工精度の向上を図ること
ができる。同時に上記エッチング工程において、絶縁膜
上の半導体膜を用いてエッチングの終点検出を行うので
、半導体領域の活性部でのオーバーエッチングを防止す
ることができる。従って、トランジスタ性能にバラツキ
のない信頼性の高い半導体装置即ち超高速バイポーラト
ランジスタを製造することができる。

【図面の簡単な説明】

第１図Ａ−Ｅは本発明による超高速パイポーラトランジ
スタの製法の実施例を示す製造工程図、第２図Ａ−Ｄは
従来の超高速バイポーラトランジスタの製法例を示す製
造工程図である。 （１）はシリコン基板、（２）はコレクタ埋込み領域、
（４Ａ）はｎ形領域、（６）はフィールド絶縁膜、（７
）は絶縁膜、（８）はｐ＋多結晶シリコン膜、（９）（
１１）　（２５）はレジストマスク、（１８）は多結晶
シリコン膜、（１９〉は真性ベース領域、（２０）はエ
ミッタ領域である。 代 理 人 松 隈 秀 盛 第１ 図 柾泉例１ 第 η

Claims (1)

1. 【特許請求の範囲】 　絶縁膜及び該絶縁膜の開口に臨む第１導電形の半導体
   領域上の全面にベース取出し電極となる第２導電形の半
   導体膜を被着形成し、 前記半導体膜に対するベース取出し電極の外形に対応す
   るパターニングと、前記半導体領域の活性部が臨む開口
   の形成とを同一のエッチング工程で行い、 前記絶縁膜上の前記半導体膜を用いて前記エッチングの
   終点検出を行うことを特徴とする半導体装置の製法。