JPH11289082A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH11289082A JPH11289082A JP8900098A JP8900098A JPH11289082A JP H11289082 A JPH11289082 A JP H11289082A JP 8900098 A JP8900098 A JP 8900098A JP 8900098 A JP8900098 A JP 8900098A JP H11289082 A JPH11289082 A JP H11289082A
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- impurity diffusion
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Abstract
(57)【要約】
【課題】 ソース抵抗が低く、集積度が高い半導体装置
を提供する。 【解決手段】 コンタクト部となる箇所のＮ- 型エピタ
キシャル層２の表層にはＮ+ 型の不純物拡散領域８が形
成されている。このＮ+ 型の不純物領域８を覆うよう
に、その下層側には、Ｐ- 型の第１の不純物拡散領域７
が形成されており、更に、このＰ- 型の第１の不純物拡
散領域７内には、その濃度よりも濃い濃度のＰ+ 型の第
２の不純物拡散領域９が形成されている。サイドウォー
ル１０により、ゲート電極４の側部が配線１２に接触す
るのが防止されている。コンタクト部となる箇所のＮ-
型エピタキシャル層２の表面の中央の一部領域には、前
記Ｎ+型の不純物領域８を貫通しＰ+ 型の第２の不純物
拡散領域９に至る溝部１１が形成されている。配線１２
は、Ｎ+ 型の不純物領域８に接続するとともに前記溝部
１１を介して前記Ｐ+ 型の第２の不純物拡散領域９にも
接続する。
を提供する。 【解決手段】 コンタクト部となる箇所のＮ- 型エピタ
キシャル層２の表層にはＮ+ 型の不純物拡散領域８が形
成されている。このＮ+ 型の不純物領域８を覆うよう
に、その下層側には、Ｐ- 型の第１の不純物拡散領域７
が形成されており、更に、このＰ- 型の第１の不純物拡
散領域７内には、その濃度よりも濃い濃度のＰ+ 型の第
２の不純物拡散領域９が形成されている。サイドウォー
ル１０により、ゲート電極４の側部が配線１２に接触す
るのが防止されている。コンタクト部となる箇所のＮ-
型エピタキシャル層２の表面の中央の一部領域には、前
記Ｎ+型の不純物領域８を貫通しＰ+ 型の第２の不純物
拡散領域９に至る溝部１１が形成されている。配線１２
は、Ｎ+ 型の不純物領域８に接続するとともに前記溝部
１１を介して前記Ｐ+ 型の第２の不純物拡散領域９にも
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
等に好適な構造の半導体装置及びその製造方法に関す
る。
Ｔや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）
等に好適な構造の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】図８は、半導体装置における従来のＮ+
／Ｐ+ 共通コンタクト部分を形成する工程を概略的に示
した断面図である。まず、同図（ａ）に示すように、Ｎ
型エピタキシャル基板５０上にゲート絶縁膜５１及びゲ
ート電極５２を形成してこれをパターニングし、同図
（ｂ）に示すように、Ｎ型エピタキシャル基板５０にボ
ロン（Ｂ）を注入してＰ- 型領域５３を形成する。次
に、同図（ｃ）に示すように、レジストパターン５４を
形成し、これをマスクとして前記Ｐ- 型領域５３の略中
央にＰ+ 型領域５５を形成する。そして、上記レジスト
パターン５４を除去し、同図（ｄ）に示すように、前記
Ｐ+ 型領域５５上にレジストが存在するレジストパター
ン５６を形成し、これをマスクとしてＮ型エピタキシャ
ル基板５０の表層部にＮ+ 型領域（ソース領域）５７を
形成する。次に、上記レジストパターン５６を除去し、
前記ゲート電極５２を覆う層間絶縁膜５８を形成し、配
線５９を形成する。
／Ｐ+ 共通コンタクト部分を形成する工程を概略的に示
した断面図である。まず、同図（ａ）に示すように、Ｎ
型エピタキシャル基板５０上にゲート絶縁膜５１及びゲ
ート電極５２を形成してこれをパターニングし、同図
（ｂ）に示すように、Ｎ型エピタキシャル基板５０にボ
ロン（Ｂ）を注入してＰ- 型領域５３を形成する。次
に、同図（ｃ）に示すように、レジストパターン５４を
形成し、これをマスクとして前記Ｐ- 型領域５３の略中
央にＰ+ 型領域５５を形成する。そして、上記レジスト
パターン５４を除去し、同図（ｄ）に示すように、前記
Ｐ+ 型領域５５上にレジストが存在するレジストパター
ン５６を形成し、これをマスクとしてＮ型エピタキシャ
ル基板５０の表層部にＮ+ 型領域（ソース領域）５７を
形成する。次に、上記レジストパターン５６を除去し、
前記ゲート電極５２を覆う層間絶縁膜５８を形成し、配
線５９を形成する。
【０００３】また、パワーＭＯＳＦＥＴ等を製造する従
来方法として、特開平５−１２１７４５号公報に開示さ
れている方法がある。この方法は、ゲート絶縁膜、多結
晶シリコン膜及び酸化膜を半導体基板上に形成し、ホト
レジストパターンをマスクとしてゲート電極を形成す
る。そして、Ｐ- 型領域およびＰ+ 型領域（ボディ領
域）を形成し、その後に基板表層部にＮ+ 型領域（ソー
ス領域）を形成する。その後、リンガラスをリフロー
し、基板全面のエッチングを行うことで、ゲート電極の
側部にリンガラスを残すとともに、コンタクト領域とな
る箇所の基板表面を露出させる。次に、エッチングガス
を変更し、前記Ｐ+ 型領域に達するまで基板表面をエッ
チングした後、配線を施す。
来方法として、特開平５−１２１７４５号公報に開示さ
れている方法がある。この方法は、ゲート絶縁膜、多結
晶シリコン膜及び酸化膜を半導体基板上に形成し、ホト
レジストパターンをマスクとしてゲート電極を形成す
る。そして、Ｐ- 型領域およびＰ+ 型領域（ボディ領
域）を形成し、その後に基板表層部にＮ+ 型領域（ソー
ス領域）を形成する。その後、リンガラスをリフロー
し、基板全面のエッチングを行うことで、ゲート電極の
側部にリンガラスを残すとともに、コンタクト領域とな
る箇所の基板表面を露出させる。次に、エッチングガス
を変更し、前記Ｐ+ 型領域に達するまで基板表面をエッ
チングした後、配線を施す。
【０００４】
【発明が解決しようとする課題】図８に示した従来の方
法では、前記Ｐ+ 型領域５５及びＮ+ 型領域５７を形成
するために２回のレジストパターン形成工程が必要にな
る。また、Ｎ+ 型領域５７を形成するためにＰ+ 型領域
５５上に正確にレジストを残すことが容易でない上に、
当該レジストの剥離が生じ易いために製品の歩留りが低
いという欠点がある。更に、前記ゲート電極５２を覆う
層間絶縁膜５８において、ゲート電極５２の上面と配線
５９との間の部分の膜厚として略０．８μｍ必要であ
り、そのためにゲート電極５２の側部に０．８μｍの厚
みの層間絶縁膜５８が存在することになる結果、ゲート
電極５２・５２間の間隔が大きくなり、半導体装置の集
積度を高めることができないという欠点がある。
法では、前記Ｐ+ 型領域５５及びＮ+ 型領域５７を形成
するために２回のレジストパターン形成工程が必要にな
る。また、Ｎ+ 型領域５７を形成するためにＰ+ 型領域
５５上に正確にレジストを残すことが容易でない上に、
当該レジストの剥離が生じ易いために製品の歩留りが低
いという欠点がある。更に、前記ゲート電極５２を覆う
層間絶縁膜５８において、ゲート電極５２の上面と配線
５９との間の部分の膜厚として略０．８μｍ必要であ
り、そのためにゲート電極５２の側部に０．８μｍの厚
みの層間絶縁膜５８が存在することになる結果、ゲート
電極５２・５２間の間隔が大きくなり、半導体装置の集
積度を高めることができないという欠点がある。
【０００５】また、特開平５−１２１７４５号公報に開
示された技術では、配線はＮ+ 型領域に対してその端部
の僅かな領域に接触するのみであるから、ソース抵抗が
高くなってＶGSがかかり難くなるという欠点がある。
示された技術では、配線はＮ+ 型領域に対してその端部
の僅かな領域に接触するのみであるから、ソース抵抗が
高くなってＶGSがかかり難くなるという欠点がある。
【０００６】この発明は、上記の事情に鑑み、ソース抵
抗を低くすることができ、また集積度を高くすることが
可能であり、更に、製造が比較的容易である半導体装置
及び半導体装置の製造方法を提供する。
抗を低くすることができ、また集積度を高くすることが
可能であり、更に、製造が比較的容易である半導体装置
及び半導体装置の製造方法を提供する。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、上記の課題を解決するために、半導体基板と、この
半導体基板上に形成されたゲート絶縁膜及びゲート電極
となる膜及びゲート上面絶縁膜から成る積層膜体と、前
記積層膜体が所定パターンで除去された箇所の半導体基
板の表層に形成された第１導電型の不純物拡散領域と、
この第１導電型の不純物拡散領域を覆うようにその下層
側に形成された第２導電型の第１の不純物拡散領域と、
前記第２導電型の第１の不純物拡散領域内でその濃度よ
りも濃い濃度で形成された第２導電型の第２の不純物拡
散領域と、前記ゲート電極の側部が配線に接触するのを
防止するサイド絶縁膜と、前記除去箇所であって前記サ
イド絶縁膜が形成されていない部分の半導体基板表面の
一部領域に形成され、前記第１導電型の不純物拡散領域
を貫通し第２導電型の第２の不純物拡散領域に至る溝部
と、前記除去箇所であって前記サイド絶縁膜が形成され
ていない部分に入り込み、前記第１導電型の不純物拡散
領域に接続されるとともに前記溝部を介して前記第２導
電型の第２の不純物拡散領域に接続された配線と、を備
えたことを特徴とする。
は、上記の課題を解決するために、半導体基板と、この
半導体基板上に形成されたゲート絶縁膜及びゲート電極
となる膜及びゲート上面絶縁膜から成る積層膜体と、前
記積層膜体が所定パターンで除去された箇所の半導体基
板の表層に形成された第１導電型の不純物拡散領域と、
この第１導電型の不純物拡散領域を覆うようにその下層
側に形成された第２導電型の第１の不純物拡散領域と、
前記第２導電型の第１の不純物拡散領域内でその濃度よ
りも濃い濃度で形成された第２導電型の第２の不純物拡
散領域と、前記ゲート電極の側部が配線に接触するのを
防止するサイド絶縁膜と、前記除去箇所であって前記サ
イド絶縁膜が形成されていない部分の半導体基板表面の
一部領域に形成され、前記第１導電型の不純物拡散領域
を貫通し第２導電型の第２の不純物拡散領域に至る溝部
と、前記除去箇所であって前記サイド絶縁膜が形成され
ていない部分に入り込み、前記第１導電型の不純物拡散
領域に接続されるとともに前記溝部を介して前記第２導
電型の第２の不純物拡散領域に接続された配線と、を備
えたことを特徴とする。
【０００８】上記の構成であれば、前記第１導電型の不
純物拡散領域を貫通する溝部は、前記除去箇所であって
前記サイド絶縁膜が形成されていない部分の半導体基板
表面の一部領域に形成される。従って、前記除去箇所で
あって前記サイド絶縁膜が形成されていない部分に入り
込む配線は、第１導電型の不純物拡散領域に対し、前記
溝部による当該第１導電型の不純物拡散領域の側部だけ
でなく、上面においても接触するから、ソース抵抗を低
くできる。また、図８（ｄ）のような工程は不要である
から、正確にレジストを残すことが容易でないとか、レ
ジストの剥離が生じやすくて製品の歩留りが低いなどの
欠点は生じない。
純物拡散領域を貫通する溝部は、前記除去箇所であって
前記サイド絶縁膜が形成されていない部分の半導体基板
表面の一部領域に形成される。従って、前記除去箇所で
あって前記サイド絶縁膜が形成されていない部分に入り
込む配線は、第１導電型の不純物拡散領域に対し、前記
溝部による当該第１導電型の不純物拡散領域の側部だけ
でなく、上面においても接触するから、ソース抵抗を低
くできる。また、図８（ｄ）のような工程は不要である
から、正確にレジストを残すことが容易でないとか、レ
ジストの剥離が生じやすくて製品の歩留りが低いなどの
欠点は生じない。
【０００９】前記サイド絶縁膜は、エッチバックにより
形成されたシリコン酸化膜から成るサイドウォールであ
ってもよい。サイドウォールは、写真製版工程の精度に
依存することなくゲートとソース間の絶縁を一定に保つ
ことができるから、ゲート電極間の間隔を狭くして集積
度を向上させることができる。
形成されたシリコン酸化膜から成るサイドウォールであ
ってもよい。サイドウォールは、写真製版工程の精度に
依存することなくゲートとソース間の絶縁を一定に保つ
ことができるから、ゲート電極間の間隔を狭くして集積
度を向上させることができる。
【００１０】また、この発明の半導体装置の製造方法
は、ゲート電極の側方のコンタクト部となる除去箇所
に、前記ゲート電極の側部が配線に接触するのを防止す
るサイド絶縁膜を形成する工程と、前記除去箇所の半導
体基板の表層部の不純物拡散領域を、当該除去箇所であ
って前記サイド絶縁膜が形成されていない部分のうちの
一部領域に溝部を形成する工程と、を含むことを特徴と
する。
は、ゲート電極の側方のコンタクト部となる除去箇所
に、前記ゲート電極の側部が配線に接触するのを防止す
るサイド絶縁膜を形成する工程と、前記除去箇所の半導
体基板の表層部の不純物拡散領域を、当該除去箇所であ
って前記サイド絶縁膜が形成されていない部分のうちの
一部領域に溝部を形成する工程と、を含むことを特徴と
する。
【００１１】また、この発明の半導体装置の製造方法
は、ゲート絶縁膜、ゲート電極となる膜及びゲート上面
絶縁膜を半導体基板上に形成する工程と、前記ゲート電
極となる膜及びゲート上面絶縁膜を所定パターンで除去
する工程と、除去された箇所の半導体基板の表層部に位
置する第１導電型の不純物拡散領域及びその下層側に位
置する第２導電型の第１の不純物拡散領域を形成する工
程と、前記ゲート電極の側部が配線に接触するのを防止
するサイド絶縁膜を形成する工程と、前記サイド絶縁膜
の側方の基板上のゲート絶縁膜を除去する工程と、基板
全面にレジストを塗布し、前記除去箇所であって前記サ
イド絶縁膜が形成されていない部分のうちの一部領域の
前記レジストを除去してレジストパターンを形成する工
程と、前記レジストパターンをマスクとして前記第１導
電型の不純物拡散領域を貫通し前記第２導電型の第１の
不純物拡散領域に至る溝部を形成する工程と、この溝を
介して前記第２導電型の第１の不純物拡散領域よりも濃
い濃度の第２導電型の第２の不純物拡散領域を形成する
工程と、前記第１導電型の不純物拡散領域に接続すると
ともに前記溝部を介して前記第２導電型の第２の不純物
拡散領域に接続する配線を形成する工程と、を含むこと
を特徴とする。
は、ゲート絶縁膜、ゲート電極となる膜及びゲート上面
絶縁膜を半導体基板上に形成する工程と、前記ゲート電
極となる膜及びゲート上面絶縁膜を所定パターンで除去
する工程と、除去された箇所の半導体基板の表層部に位
置する第１導電型の不純物拡散領域及びその下層側に位
置する第２導電型の第１の不純物拡散領域を形成する工
程と、前記ゲート電極の側部が配線に接触するのを防止
するサイド絶縁膜を形成する工程と、前記サイド絶縁膜
の側方の基板上のゲート絶縁膜を除去する工程と、基板
全面にレジストを塗布し、前記除去箇所であって前記サ
イド絶縁膜が形成されていない部分のうちの一部領域の
前記レジストを除去してレジストパターンを形成する工
程と、前記レジストパターンをマスクとして前記第１導
電型の不純物拡散領域を貫通し前記第２導電型の第１の
不純物拡散領域に至る溝部を形成する工程と、この溝を
介して前記第２導電型の第１の不純物拡散領域よりも濃
い濃度の第２導電型の第２の不純物拡散領域を形成する
工程と、前記第１導電型の不純物拡散領域に接続すると
ともに前記溝部を介して前記第２導電型の第２の不純物
拡散領域に接続する配線を形成する工程と、を含むこと
を特徴とする。
【００１２】また、この発明の半導体装置の製造方法
は、酸化シリコンから成るゲート絶縁膜、ゲート電極と
なる膜、酸化シリコンから成るゲート上面絶縁膜及び窒
化シリコン膜を半導体基板上に形成する工程と、前記ゲ
ート電極となる膜及びゲート上面絶縁膜及び窒化シリコ
ン膜を所定パターンで除去する工程と、除去された箇所
の半導体基板の表層部に位置する第１導電型の不純物拡
散領域及びその下層側に位置する第２導電型の第１の不
純物拡散領域を形成する工程と、酸化シリコン膜を堆積
しエッチバックを行うことによって前記ゲート電極の側
部が配線に接触するのを防止するサイドウォールを形成
するとともに当該サイドウォールの側方の基板上のゲー
ト絶縁膜を除去する工程と、基板全面にレジストを塗布
し、前記除去箇所であって前記サイドウォールが形成さ
れていない部分のうちの一部領域の前記レジストを除去
してレジストパターンを形成する工程と、前記レジスト
パターンをマスクとして前記第１導電型の不純物拡散領
域を貫通し前記第２導電型の第１の不純物拡散領域に至
る溝部を形成する工程と、この溝を介して前記第２導電
型の第１の不純物拡散領域よりも濃い濃度の第２導電型
の第２の不純物拡散領域を形成する工程と、前記第１導
電型の不純物拡散領域に接続するとともに前記溝部を介
して前記第２導電型の第２の不純物拡散領域に接続する
配線を形成する工程と、を含むことを特徴とする。
は、酸化シリコンから成るゲート絶縁膜、ゲート電極と
なる膜、酸化シリコンから成るゲート上面絶縁膜及び窒
化シリコン膜を半導体基板上に形成する工程と、前記ゲ
ート電極となる膜及びゲート上面絶縁膜及び窒化シリコ
ン膜を所定パターンで除去する工程と、除去された箇所
の半導体基板の表層部に位置する第１導電型の不純物拡
散領域及びその下層側に位置する第２導電型の第１の不
純物拡散領域を形成する工程と、酸化シリコン膜を堆積
しエッチバックを行うことによって前記ゲート電極の側
部が配線に接触するのを防止するサイドウォールを形成
するとともに当該サイドウォールの側方の基板上のゲー
ト絶縁膜を除去する工程と、基板全面にレジストを塗布
し、前記除去箇所であって前記サイドウォールが形成さ
れていない部分のうちの一部領域の前記レジストを除去
してレジストパターンを形成する工程と、前記レジスト
パターンをマスクとして前記第１導電型の不純物拡散領
域を貫通し前記第２導電型の第１の不純物拡散領域に至
る溝部を形成する工程と、この溝を介して前記第２導電
型の第１の不純物拡散領域よりも濃い濃度の第２導電型
の第２の不純物拡散領域を形成する工程と、前記第１導
電型の不純物拡散領域に接続するとともに前記溝部を介
して前記第２導電型の第２の不純物拡散領域に接続する
配線を形成する工程と、を含むことを特徴とする。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。
に基づいて説明する。
【００１４】図１は、この実施の形態のパワーＭＯＳＦ
ＥＴ（半導体装置）を示した断面図である。Ｎ+ 型シリ
コン基板（例えば、比抵抗０．００６Ω・ｃｍ）１上に
は、Ｎ- 型エピタキシャル層（例えば、比抵抗０．２〜
０．３Ω・ｃｍ）２が形成されている。Ｎ- 型エピタキ
シャル層２上には、酸化シリコン（ＳｉＯ2 ）から成る
ゲート絶縁膜３、ポリシリコンから成るゲート電極４、
酸化シリコン（ＳｉＯ 2 ）から成るゲート上面絶縁膜
５、窒化シリコン膜６がこの順に形成されている。以
下、ゲート絶縁膜３、ゲート電極４、ゲート上面絶縁膜
５及び窒化シリコン膜６の全体を指して積層膜体とい
う。
ＥＴ（半導体装置）を示した断面図である。Ｎ+ 型シリ
コン基板（例えば、比抵抗０．００６Ω・ｃｍ）１上に
は、Ｎ- 型エピタキシャル層（例えば、比抵抗０．２〜
０．３Ω・ｃｍ）２が形成されている。Ｎ- 型エピタキ
シャル層２上には、酸化シリコン（ＳｉＯ2 ）から成る
ゲート絶縁膜３、ポリシリコンから成るゲート電極４、
酸化シリコン（ＳｉＯ 2 ）から成るゲート上面絶縁膜
５、窒化シリコン膜６がこの順に形成されている。以
下、ゲート絶縁膜３、ゲート電極４、ゲート上面絶縁膜
５及び窒化シリコン膜６の全体を指して積層膜体とい
う。
【００１５】前記積層膜体は、所定パターンで除去され
てＮ- 型エピタキシャル層２の表層が露呈されている。
この除去箇所（露呈箇所）のＮ- 型エピタキシャル層２
の表層には、Ｎ+ 型の不純物拡散領域８が形成されてい
る。更に、このＮ+ 型の不純物拡散領域８を覆うように
その下層側には、Ｐ- 型の第１の不純物拡散領域７が形
成されているとともに、このＰ- 型の第１の不純物拡散
領域７内には、その濃度よりも濃い濃度のＰ+ 型の第２
の不純物拡散領域９が形成されている。
てＮ- 型エピタキシャル層２の表層が露呈されている。
この除去箇所（露呈箇所）のＮ- 型エピタキシャル層２
の表層には、Ｎ+ 型の不純物拡散領域８が形成されてい
る。更に、このＮ+ 型の不純物拡散領域８を覆うように
その下層側には、Ｐ- 型の第１の不純物拡散領域７が形
成されているとともに、このＰ- 型の第１の不純物拡散
領域７内には、その濃度よりも濃い濃度のＰ+ 型の第２
の不純物拡散領域９が形成されている。
【００１６】前記除去箇所は、配線１２の材料が充填さ
れてコンタクト部分をなす箇所であり、ゲート電極４の
側部が上記配線１２に接触しないように、ゲート電極４
の側方には酸化シリコン（ＳｉＯ2 ）から成るサイドウ
ォール１０が形成されている。そして、かかる除去箇所
であって前記サイドウォール１０が形成されていない部
分のＮ- 型エピタキシャル層２の表面の中央の一部領域
には、前記Ｎ+ 型の不純物拡散領域８を貫通しＰ+ 型の
第２の不純物拡散領域９に至る溝（穴）部１１が形成さ
れている。
れてコンタクト部分をなす箇所であり、ゲート電極４の
側部が上記配線１２に接触しないように、ゲート電極４
の側方には酸化シリコン（ＳｉＯ2 ）から成るサイドウ
ォール１０が形成されている。そして、かかる除去箇所
であって前記サイドウォール１０が形成されていない部
分のＮ- 型エピタキシャル層２の表面の中央の一部領域
には、前記Ｎ+ 型の不純物拡散領域８を貫通しＰ+ 型の
第２の不純物拡散領域９に至る溝（穴）部１１が形成さ
れている。
【００１７】配線１２は、前記除去箇所のサイドウォー
ル１０が形成されていない部分に入り込み、Ｎ+ 型の不
純物拡散領域８に接続するとともに前記溝部１１を介し
てＰ + 型の第２の不純物拡散領域９にも接続する。配線
１２上には、パッシベーション膜１３が形成されてい
る。
ル１０が形成されていない部分に入り込み、Ｎ+ 型の不
純物拡散領域８に接続するとともに前記溝部１１を介し
てＰ + 型の第２の不純物拡散領域９にも接続する。配線
１２上には、パッシベーション膜１３が形成されてい
る。
【００１８】上記の構成であれば、Ｎ+ 型の不純物拡散
領域８を貫通する溝部１１は、前記除去箇所であってサ
イドウォール１０が形成されていない部分のＮ- 型エピ
タキシャル層２の表面の中央の一部領域に形成される。
従って、前記除去箇所であって前記サイドウォール１０
が形成されていない部分に入り込む配線は、Ｎ+ 型の不
純物拡散領域８に対し、前記溝部１１による当該Ｎ+ 型
の不純物拡散領域８の側部だけでなく、上面においても
接触するから、ソース抵抗を低くできる。また、従来例
で示した図８（ｄ）のような工程は不要であるから、正
確にレジストを残すことが容易でないとか、レジストの
剥離が生じやすくて製品の歩留りが低いなどの欠点は生
じない。
領域８を貫通する溝部１１は、前記除去箇所であってサ
イドウォール１０が形成されていない部分のＮ- 型エピ
タキシャル層２の表面の中央の一部領域に形成される。
従って、前記除去箇所であって前記サイドウォール１０
が形成されていない部分に入り込む配線は、Ｎ+ 型の不
純物拡散領域８に対し、前記溝部１１による当該Ｎ+ 型
の不純物拡散領域８の側部だけでなく、上面においても
接触するから、ソース抵抗を低くできる。また、従来例
で示した図８（ｄ）のような工程は不要であるから、正
確にレジストを残すことが容易でないとか、レジストの
剥離が生じやすくて製品の歩留りが低いなどの欠点は生
じない。
【００１９】また、ゲート電極４の側部に形成されたサ
イドウォール１０は、写真製版工程の精度に依存するこ
となくゲートとソース間の絶縁を一定に保つことができ
るから、ゲート電極４，４間の間隔を狭くして集積度を
向上（例えば、約５０％）させることができる。また、
ＯＮ抵抗の低減も図れる。
イドウォール１０は、写真製版工程の精度に依存するこ
となくゲートとソース間の絶縁を一定に保つことができ
るから、ゲート電極４，４間の間隔を狭くして集積度を
向上（例えば、約５０％）させることができる。また、
ＯＮ抵抗の低減も図れる。
【００２０】次に、上記構造のパワーＭＯＳＦＥＴの製
造方法の実施例を図２乃至図７に基づいて説明する。
造方法の実施例を図２乃至図７に基づいて説明する。
【００２１】まず、図２に示すように、Ｎ+ 型シリコン
基板１上に、Ｎ- 型エピタキシャル層２を成長させる。
そして、このＮ- 型エピタキシャル層２上に、図示しな
いフィールド酸化膜を５０００Å〜１００００Åの厚み
に堆積し、パターニングにより選択的に素子形成領域
（アクティブ領域）を形成する。そして、ＭＯＳトラン
ジスタのゲート絶縁膜３となる酸化シリコンを熱酸化法
等により形成する。次に、ゲート電極４となるポリシリ
コンをＣＶＤ法により５０００Åの厚みで堆積し、図示
しないリン（Ｐ）をドーピングし、前記ポリシリコンを
導電化する処理を行う。
基板１上に、Ｎ- 型エピタキシャル層２を成長させる。
そして、このＮ- 型エピタキシャル層２上に、図示しな
いフィールド酸化膜を５０００Å〜１００００Åの厚み
に堆積し、パターニングにより選択的に素子形成領域
（アクティブ領域）を形成する。そして、ＭＯＳトラン
ジスタのゲート絶縁膜３となる酸化シリコンを熱酸化法
等により形成する。次に、ゲート電極４となるポリシリ
コンをＣＶＤ法により５０００Åの厚みで堆積し、図示
しないリン（Ｐ）をドーピングし、前記ポリシリコンを
導電化する処理を行う。
【００２２】次に、図３に示すように、ゲート電極４と
なるポリシリコン膜上にゲート上面絶縁膜５となる酸化
シリコンを高温酸化膜デポジション法により８０００Å
の厚みに堆積し、その上面に窒化シリコン膜６をプラズ
マＣＶＤ法により２００Åの厚みに堆積する。
なるポリシリコン膜上にゲート上面絶縁膜５となる酸化
シリコンを高温酸化膜デポジション法により８０００Å
の厚みに堆積し、その上面に窒化シリコン膜６をプラズ
マＣＶＤ法により２００Åの厚みに堆積する。
【００２３】次に、図４に示すように、フォトリソグラ
フィ技術を用いて、ＭＯＳトランジスタのゲートパター
ニングを行う。即ち、窒化シリコン膜６、ゲート上面絶
縁膜５となる酸化シリコン、及びゲート電極４となるポ
リシリコンに対してエッチングを行ってこれらを除去す
る。なお、この時点ではゲート絶縁膜は除去しない。そ
して、前記除去箇所においてボロン（Ｂ）をドーズ量が
１Ｅ１４／ｃｍ2 となる条件で注入し、１０００℃の温
度条件下で４時間の熱処理を行い、Ｐ- 型の第１の不純
物拡散領域７を得る。そして、ゲート絶縁膜を除去後、
砒素（Ａｓ）をドーズ量が５Ｅ１５／ｃｍ2 となる条件
で注入し、１０００℃の温度条件下で１０分間の熱処理
を行い、Ｎ+ 型の不純物拡散領域８を得るとともに、９
５０℃の温度条件下で２０分間の酸化処理を行う。
フィ技術を用いて、ＭＯＳトランジスタのゲートパター
ニングを行う。即ち、窒化シリコン膜６、ゲート上面絶
縁膜５となる酸化シリコン、及びゲート電極４となるポ
リシリコンに対してエッチングを行ってこれらを除去す
る。なお、この時点ではゲート絶縁膜は除去しない。そ
して、前記除去箇所においてボロン（Ｂ）をドーズ量が
１Ｅ１４／ｃｍ2 となる条件で注入し、１０００℃の温
度条件下で４時間の熱処理を行い、Ｐ- 型の第１の不純
物拡散領域７を得る。そして、ゲート絶縁膜を除去後、
砒素（Ａｓ）をドーズ量が５Ｅ１５／ｃｍ2 となる条件
で注入し、１０００℃の温度条件下で１０分間の熱処理
を行い、Ｎ+ 型の不純物拡散領域８を得るとともに、９
５０℃の温度条件下で２０分間の酸化処理を行う。
【００２４】次に、図５に示すように、サイドウォール
１０を０．２μｍ程度の厚みとなるように形成する。こ
のサイドウォール１０は、基板全面に酸化シリコンを高
温酸化膜デポジション法により堆積し、エッチバック処
理を行うことで形成できる。なお、この時に、前記除去
箇所において前記Ａｓ注入後の酸化時に形成された酸化
シリコンが除去され、Ｎ- エピタキシャル層２の表面が
露出される。
１０を０．２μｍ程度の厚みとなるように形成する。こ
のサイドウォール１０は、基板全面に酸化シリコンを高
温酸化膜デポジション法により堆積し、エッチバック処
理を行うことで形成できる。なお、この時に、前記除去
箇所において前記Ａｓ注入後の酸化時に形成された酸化
シリコンが除去され、Ｎ- エピタキシャル層２の表面が
露出される。
【００２５】次に、図６に示すように、溝部１１、Ｐ+
型の第２の不純物拡散領域９を形成する。溝部１１は、
基板全面にレジストを塗布して溝部１１となるべき箇所
を開口させたレジストパターンを形成し、溝部１１とな
るべき箇所に対してエッチングを施すことで得られる。
溝部１１は、Ｎ+ 型の不純物拡散領域８を貫通しＰ+型
の第１の不純物拡散領域７に至る深さが要求される。Ｐ
+ 型の第２の不純物拡散領域９は、前記レジストパター
ンをマスクとして、ボロン（Ｂ）を２Ｅ１５／ｃｍ2 の
条件で注入し、１０００℃の温度条件下で２０分間の熱
処理を行うことで得られる。その後、前記レジストパタ
ーンを取り除く。
型の第２の不純物拡散領域９を形成する。溝部１１は、
基板全面にレジストを塗布して溝部１１となるべき箇所
を開口させたレジストパターンを形成し、溝部１１とな
るべき箇所に対してエッチングを施すことで得られる。
溝部１１は、Ｎ+ 型の不純物拡散領域８を貫通しＰ+型
の第１の不純物拡散領域７に至る深さが要求される。Ｐ
+ 型の第２の不純物拡散領域９は、前記レジストパター
ンをマスクとして、ボロン（Ｂ）を２Ｅ１５／ｃｍ2 の
条件で注入し、１０００℃の温度条件下で２０分間の熱
処理を行うことで得られる。その後、前記レジストパタ
ーンを取り除く。
【００２６】次に、図７に示すように、配線１２及びパ
ッシベーション膜１３を形成する。配線１２は、アルミ
ニウム等の金属膜を３μｍの厚みに堆積し、パターニン
グを行うことで得られる。
ッシベーション膜１３を形成する。配線１２は、アルミ
ニウム等の金属膜を３μｍの厚みに堆積し、パターニン
グを行うことで得られる。
【００２７】上述した製造方法は、例示であり、これ以
外の方法を用いることもできる。例えば、上記の例で
は、溝部１１を介してＰ+ 型の第２の不純物拡散領域９
を形成することにより、この溝部１１とＰ+ 型の第２の
不純物拡散領域９とを言わば自己整合的に形成すること
を実現したが、Ｐ+ 型の第２の不純物拡散領域９を予め
形成しておいて、この形成箇所に一致するように溝部１
１をフォトリソグラフィ技術により形成する方法を用い
ることも可能である。
外の方法を用いることもできる。例えば、上記の例で
は、溝部１１を介してＰ+ 型の第２の不純物拡散領域９
を形成することにより、この溝部１１とＰ+ 型の第２の
不純物拡散領域９とを言わば自己整合的に形成すること
を実現したが、Ｐ+ 型の第２の不純物拡散領域９を予め
形成しておいて、この形成箇所に一致するように溝部１
１をフォトリソグラフィ技術により形成する方法を用い
ることも可能である。
【００２８】また、サイド絶縁膜として酸化シリコンか
ら成るサイドウォールを有するものを示したが、サイド
絶縁膜が例えば、特開平５−１２１７４５号公報にある
ように、リンガラスなどからなっていてもよいものであ
る。この場合、サイド絶縁膜となる部分以外のリンガラ
スを除去した後、前記図６に基づいて説明したように、
フォトリソグラフィ技術により溝部１１を形成し、更に
Ｐ+ 型の第２の不純物拡散領域９の形成を行えばよい。
また、シリコン窒化膜を残して配線を形成したが、シリ
コン窒化膜を除去して配線を形成するようにしてもよ
い。また、この発明の半導体装置は、上記のパワーＭＯ
ＳＦＥＴに限らず、ＩＧＢＴ等としても好適であること
は言うまでもない。
ら成るサイドウォールを有するものを示したが、サイド
絶縁膜が例えば、特開平５−１２１７４５号公報にある
ように、リンガラスなどからなっていてもよいものであ
る。この場合、サイド絶縁膜となる部分以外のリンガラ
スを除去した後、前記図６に基づいて説明したように、
フォトリソグラフィ技術により溝部１１を形成し、更に
Ｐ+ 型の第２の不純物拡散領域９の形成を行えばよい。
また、シリコン窒化膜を残して配線を形成したが、シリ
コン窒化膜を除去して配線を形成するようにしてもよ
い。また、この発明の半導体装置は、上記のパワーＭＯ
ＳＦＥＴに限らず、ＩＧＢＴ等としても好適であること
は言うまでもない。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、配線は、第１導電型の不純物拡散領域の上面におい
ても接触するから、ソース抵抗を低くできる。また、サ
イド絶縁膜をサイドウォールで構成する場合は、当該サ
イドウォールは、写真製版工程の精度に依存することな
くゲートとソース間の絶縁を一定に保つことができるか
ら、ゲート電極間の間隔を狭くして集積度を向上させる
ことができるという効果を奏する。
ば、配線は、第１導電型の不純物拡散領域の上面におい
ても接触するから、ソース抵抗を低くできる。また、サ
イド絶縁膜をサイドウォールで構成する場合は、当該サ
イドウォールは、写真製版工程の精度に依存することな
くゲートとソース間の絶縁を一定に保つことができるか
ら、ゲート電極間の間隔を狭くして集積度を向上させる
ことができるという効果を奏する。
【図１】この発明の実施の形態の半導体装置の断面図で
ある。
ある。
【図２】図１の半導体装置の製造方法を示す工程図であ
る。
る。
【図３】図２の次工程を示す工程図である。
【図４】図３の次工程を示す工程図である。
【図５】図４の次工程を示す工程図である。
【図６】図５の次工程を示す工程図である。
【図７】図６の次工程を示す工程図である。
【図８】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ ゲート絶縁膜 ４ ゲート電極４ ５ ゲート上面絶縁膜 ６ 窒化シリコン膜 ７ Ｐ- 型の第１の不純物拡散領域 ８ Ｎ+ 型の不純物拡散領域 ９ Ｐ+ 型の第２の不純物拡散領域 １０ サイドウォール １１ 溝部 １２ 配線
Claims (5)
- 【請求項１】 半導体基板と、この半導体基板上に形成
されたゲート絶縁膜及びゲート電極となる膜及びゲート
上面絶縁膜から成る積層膜体と、前記積層膜体が所定パ
ターンで除去された箇所の半導体基板の表層に形成され
た第１導電型の不純物拡散領域と、この第１導電型の不
純物拡散領域を覆うようにその下層側に形成された第２
導電型の第１の不純物拡散領域と、前記第２導電型の第
１の不純物拡散領域内でその濃度よりも濃い濃度で形成
された第２導電型の第２の不純物拡散領域と、前記ゲー
ト電極の側部が配線に接触するのを防止するサイド絶縁
膜と、前記除去箇所であって前記サイド絶縁膜が形成さ
れていない部分の半導体基板表面の一部領域に形成さ
れ、前記第１導電型の不純物拡散領域を貫通し第２導電
型の第２の不純物拡散領域に至る溝部と、前記除去箇所
であって前記サイド絶縁膜が形成されていない部分に入
り込み、前記第１導電型の不純物拡散領域に接続される
とともに前記溝部を介して前記第２導電型の第２の不純
物拡散領域に接続された配線と、を備えたことを特徴と
する半導体装置。 - 【請求項２】 前記サイド絶縁膜は、エッチバックによ
り形成されたシリコン酸化膜から成るサイドウォールで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 ゲート電極の側方のコンタクト部となる
除去箇所に、前記ゲート電極の側部が配線に接触するの
を防止するサイド絶縁膜を形成する工程と、前記除去箇
所の半導体基板の表層部の不純物拡散領域を、当該除去
箇所であって前記サイド絶縁膜が形成されていない部分
のうちの一部領域に溝部を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 ゲート絶縁膜、ゲート電極となる膜及び
ゲート上面絶縁膜を半導体基板上に形成する工程と、前
記ゲート電極となる膜及びゲート上面絶縁膜を所定パタ
ーンで除去する工程と、除去された箇所の半導体基板の
表層部に位置する第１導電型の不純物拡散領域及びその
下層側に位置する第２導電型の第１の不純物拡散領域を
形成する工程と、前記ゲート電極の側部が配線に接触す
るのを防止するサイド絶縁膜を形成する工程と、前記サ
イド絶縁膜の側方の基板上のゲート絶縁膜を除去する工
程と、基板全面にレジストを塗布し、前記除去箇所であ
って前記サイド絶縁膜が形成されていない部分のうちの
一部領域の前記レジストを除去してレジストパターンを
形成する工程と、前記レジストパターンをマスクとして
前記第１導電型の不純物拡散領域を貫通し前記第２導電
型の第１の不純物拡散領域に至る溝部を形成する工程
と、この溝を介して前記第２導電型の第１の不純物拡散
領域よりも濃い濃度の第２導電型の第２の不純物拡散領
域を形成する工程と、前記第１導電型の不純物拡散領域
に接続するとともに前記溝部を介して前記第２導電型の
第２の不純物拡散領域に接続する配線を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 酸化シリコンから成るゲート絶縁膜、ゲ
ート電極となる膜、酸化シリコンから成るゲート上面絶
縁膜及び窒化シリコン膜を半導体基板上に形成する工程
と、前記ゲート電極となる膜及びゲート上面絶縁膜及び
窒化シリコン膜を所定パターンで除去する工程と、除去
された箇所の半導体基板の表層部に位置する第１導電型
の不純物拡散領域及びその下層側に位置する第２導電型
の第１の不純物拡散領域を形成する工程と、酸化シリコ
ン膜を堆積しエッチバックを行うことによって前記ゲー
ト電極の側部が配線に接触するのを防止するサイドウォ
ールを形成するとともに当該サイドウォールの側方の基
板上のゲート絶縁膜を除去する工程と、基板全面にレジ
ストを塗布し、前記除去箇所であって前記サイドウォー
ルが形成されていない部分のうちの一部領域の前記レジ
ストを除去してレジストパターンを形成する工程と、前
記レジストパターンをマスクとして前記第１導電型の不
純物拡散領域を貫通し前記第２導電型の第１の不純物拡
散領域に至る溝部を形成する工程と、この溝を介して前
記第２導電型の第１の不純物拡散領域よりも濃い濃度の
第２導電型の第２の不純物拡散領域を形成する工程と、
前記第１導電型の不純物拡散領域に接続するとともに前
記溝部を介して前記第２導電型の第２の不純物拡散領域
に接続する配線を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900098A JPH11289082A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8900098A JPH11289082A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289082A true JPH11289082A (ja) | 1999-10-19 |
Family
ID=13958545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8900098A Pending JPH11289082A (ja) | 1998-04-01 | 1998-04-01 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345445A (ja) * | 2000-06-02 | 2001-12-14 | Nec Corp | 半導体装置 |
| KR100384782B1 (ko) * | 2001-04-27 | 2003-05-23 | 주식회사 하이닉스반도체 | 에스램의 제조방법 |
-
1998
- 1998-04-01 JP JP8900098A patent/JPH11289082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345445A (ja) * | 2000-06-02 | 2001-12-14 | Nec Corp | 半導体装置 |
| KR100384782B1 (ko) * | 2001-04-27 | 2003-05-23 | 주식회사 하이닉스반도체 | 에스램의 제조방법 |
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