JPH03167943A - データ送信制御方式 - Google Patents
データ送信制御方式Info
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- JPH03167943A JPH03167943A JP1308403A JP30840389A JPH03167943A JP H03167943 A JPH03167943 A JP H03167943A JP 1308403 A JP1308403 A JP 1308403A JP 30840389 A JP30840389 A JP 30840389A JP H03167943 A JPH03167943 A JP H03167943A
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- descriptor
- transmission
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
データ送信制御方式に関し、
一回のアクセスで複数のデータを連続してフレーム送信
することを目的とし、 複数の送信対象データを所定領域に記憶するとともに、
各領域位置および領域サイズを情報として有する複数の
ディスクリプタを記憶するメモリを備え、データ送信要
求に従って上記ディスクリプタを参照し、一つのデータ
を特定して送信するデータ送信制御方式において、前記
ディスクリプタ内にデータ送信の継続／終了を示す制御
情報部を付加し、該制御情報部が継続を示すものである
とき、引き続いて次順のディスクリプタを参照すること
を特徴として構戒する。
することを目的とし、 複数の送信対象データを所定領域に記憶するとともに、
各領域位置および領域サイズを情報として有する複数の
ディスクリプタを記憶するメモリを備え、データ送信要
求に従って上記ディスクリプタを参照し、一つのデータ
を特定して送信するデータ送信制御方式において、前記
ディスクリプタ内にデータ送信の継続／終了を示す制御
情報部を付加し、該制御情報部が継続を示すものである
とき、引き続いて次順のディスクリプタを参照すること
を特徴として構戒する。
〔産業上の利用分野］
本発明は、データ送信制御方式に関し、特に、同一フォ
ーマットのフレームを基本にして任意のビノトデー夕を
シリアル送受信するデータ送信制御方式に関する。
ーマットのフレームを基本にして任意のビノトデー夕を
シリアル送受信するデータ送信制御方式に関する。
分散配置されたコンピュータ同士、あるいはコンピュー
タと各種入出力機器との間のデータ伝送手順として多用
されるＨ Ｄ Ｌ Ｃ （ Ｈｉｇｈ ＬｅｖｅｌＤａ
ｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）手順は、フレーム単
位の情報送受を基本とするもので、すべてのフレームが
同一フォーマントであること、いかなる符号上の制約も
受けることなく一度に任意のビット長の情報を送受でき
ること、連続伝送を可能にしていること、などの種々の
特長を有し、信頼性や伝送効率の面でコンピュータ通信
にふさわしい制御手順である。
タと各種入出力機器との間のデータ伝送手順として多用
されるＨ Ｄ Ｌ Ｃ （ Ｈｉｇｈ ＬｅｖｅｌＤａ
ｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）手順は、フレーム単
位の情報送受を基本とするもので、すべてのフレームが
同一フォーマントであること、いかなる符号上の制約も
受けることなく一度に任意のビット長の情報を送受でき
ること、連続伝送を可能にしていること、などの種々の
特長を有し、信頼性や伝送効率の面でコンピュータ通信
にふさわしい制御手順である。
第７図はこの種の手順を適用する従来のデータ送信シス
テムの要部構或図である。
テムの要部構或図である。
この図において、１は例えばＣＰＵであり、ＣＰＵＩは
送信要求コマンドを発生する。２はＤＭＡＣを含む送信
制御部で、送信制御部２は送信要求コマンドを送信キュ
ーとして受け付け、一時記憶部２ａに蓄積し、必要の都
度送信キューを取り出してメモリ３内のデータを図外の
受信部へ送信する。
送信要求コマンドを発生する。２はＤＭＡＣを含む送信
制御部で、送信制御部２は送信要求コマンドを送信キュ
ーとして受け付け、一時記憶部２ａに蓄積し、必要の都
度送信キューを取り出してメモリ３内のデータを図外の
受信部へ送信する。
第８図はメモリ３のマノプ図で、複数のディスクリプタ
ＤＰ■〜ＤＰ■と、複数のデータパノファ領域ＤＢ■〜
ＤＢ＠とを有する。１つのディスクリプタは、ディスク
リプタ識別情報等を含む制御フィールド部および１つの
データハソファ領域を特定するためのデータ領域指定フ
ィールド部からなり、前記送信キューに従って１つのデ
ィスクリプタを参照し、データハッファ領域を特定して
領域内のデータをフレーム送信する。
ＤＰ■〜ＤＰ■と、複数のデータパノファ領域ＤＢ■〜
ＤＢ＠とを有する。１つのディスクリプタは、ディスク
リプタ識別情報等を含む制御フィールド部および１つの
データハソファ領域を特定するためのデータ領域指定フ
ィールド部からなり、前記送信キューに従って１つのデ
ィスクリプタを参照し、データハッファ領域を特定して
領域内のデータをフレーム送信する。
しかしながら、このような従来のデータ送信システムに
あっては、各送信キューごとに１つのディスクリプタを
参照する方式であったために、例えば、いくつかのバッ
ファ領域内のデータを連続して送信しようとすると、そ
のハノファ領域数に対応していくつかの送信キューをＣ
ＰＵで発生させなけれシよＣらず、ＣＰＵのアクセス回
数が増加してそれだけＣＰＵの負担が大きくなるといっ
た問題点があった。
あっては、各送信キューごとに１つのディスクリプタを
参照する方式であったために、例えば、いくつかのバッ
ファ領域内のデータを連続して送信しようとすると、そ
のハノファ領域数に対応していくつかの送信キューをＣ
ＰＵで発生させなけれシよＣらず、ＣＰＵのアクセス回
数が増加してそれだけＣＰＵの負担が大きくなるといっ
た問題点があった。
そこで、本発明は、一回のアクセスで複数のデータを連
続してフレーム送信することのできるデータ送信制御方
式を提供することを目的としている。
続してフレーム送信することのできるデータ送信制御方
式を提供することを目的としている。
［課題を解決するための手段］
本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、複数の送信対象データを所定領域に
記憶するとともに、各領域位置および領域サイズを情報
として有する複数のディスクリプタを記憶するメモリを
備え、データ送信要求に従って上記ディスクリプタを参
照し、一つのデータを特定して送信するデータ送信制御
方式において、前記ディスクリプタ内にデータ送信の継
続／終了を示す制御情報部を付加し、該制御情報部がｗ
Ｅ続を示すものであるとき、引き続いて次順のディスク
リプタを参照することを特徴として購或する。
１図に示すように、複数の送信対象データを所定領域に
記憶するとともに、各領域位置および領域サイズを情報
として有する複数のディスクリプタを記憶するメモリを
備え、データ送信要求に従って上記ディスクリプタを参
照し、一つのデータを特定して送信するデータ送信制御
方式において、前記ディスクリプタ内にデータ送信の継
続／終了を示す制御情報部を付加し、該制御情報部がｗ
Ｅ続を示すものであるとき、引き続いて次順のディスク
リプタを参照することを特徴として購或する。
〔作用］
本発明では、データ送信要求によって参照された１つの
ディスクリプタ内の制御情報部が、データ送信の継続（
例えば、該情報部を１ビソトとし、このビットが“Ｏ”
）を示していれば、次順位のディスクリプタが引き続い
て参照される。そして、制御情報部が終了（例えば“１
”）を示すディスクリプタが出現するまで、上記参照動
作が繰り返される。
ディスクリプタ内の制御情報部が、データ送信の継続（
例えば、該情報部を１ビソトとし、このビットが“Ｏ”
）を示していれば、次順位のディスクリプタが引き続い
て参照される。そして、制御情報部が終了（例えば“１
”）を示すディスクリプタが出現するまで、上記参照動
作が繰り返される。
したがって、１回のデータ送信要求で、言い替えればＣ
ＰＵの１回のアクセスで、複数データｌ、２、３・・・
・・・のフレーム送信が連続して行われる。
ＰＵの１回のアクセスで、複数データｌ、２、３・・・
・・・のフレーム送信が連続して行われる。
以下、本発明を図面に基づいて説明する。
第２〜６図は本発明に係るデータ送信制御方弐を適用し
たデータ通信装置の一実施例を示す図てある。
たデータ通信装置の一実施例を示す図てある。
第２図におイテ、１１ｚよＣＰＵ、１２はメモリ、工３
は送信部、１４はＤＭＡＣ，１５は送信制御部、１６は
受信制御部である。
は送信部、１４はＤＭＡＣ，１５は送信制御部、１６は
受信制御部である。
ＣＰＵＩＩは１つあるいは複数個の送信すべきデータに
対して１回の送信要求（以下、第１の送信要求ＴＲＱＩ
）を発生する。メモリ１２は複数の送信対象データを所
定領域に格納するとともに、各データのメモリ上の格納
位置（すなわち領域の位置）およびデータサイズ（すな
わち領域のサイズ）を特定する複数のディスクリプタを
記憶する。なお、これらのデータおよびディスクリプタ
の詳細は後述する。
対して１回の送信要求（以下、第１の送信要求ＴＲＱＩ
）を発生する。メモリ１２は複数の送信対象データを所
定領域に格納するとともに、各データのメモリ上の格納
位置（すなわち領域の位置）およびデータサイズ（すな
わち領域のサイズ）を特定する複数のディスクリプタを
記憶する。なお、これらのデータおよびディスクリプタ
の詳細は後述する。
送信制御部１５は、Ｃ Ｐ Ｕｌｌからの第１の送信要
求ＴＲＱＩに応答し、あるいはＤＭＡＣ１４からの第２
の送信要求ＴＲＱ２に応答して第３の送信要求ＴＲＱ３
を発生する。但し、ＴＲＱ３の発生は、そのときのアウ
トスタンディング数が通信規約上の最大アウトスタンデ
ィング数を超えない場合において許可される。ここで、
アウトスタンディング数とは、２点間のフレーム伝送に
おいて、受信側からのフレーム送達確認を待つことなく
連続して伝送できる最大のフレーム数である。
求ＴＲＱＩに応答し、あるいはＤＭＡＣ１４からの第２
の送信要求ＴＲＱ２に応答して第３の送信要求ＴＲＱ３
を発生する。但し、ＴＲＱ３の発生は、そのときのアウ
トスタンディング数が通信規約上の最大アウトスタンデ
ィング数を超えない場合において許可される。ここで、
アウトスタンディング数とは、２点間のフレーム伝送に
おいて、受信側からのフレーム送達確認を待つことなく
連続して伝送できる最大のフレーム数である。
送信部１３は、ＴＲＱ３を受け付けると、データ転送要
求信号ＤＲＱを発生し、転送されたデータに必要なフラ
グやヘッダ等を付加してフレーム形式のシリアルデータ
を生威し、このシリアルデータを送信する。
求信号ＤＲＱを発生し、転送されたデータに必要なフラ
グやヘッダ等を付加してフレーム形式のシリアルデータ
を生威し、このシリアルデータを送信する。
ＤＭＡＣ１４はＤＲＱを受け付けると、メモリ１２円か
ら必要なディスクリプタを読み込み、このディスクリプ
タを参照してデータを特定し、当該データのメモリ１２
から送信部１３への転送をコントロールする。ここで、
ＤＭＡＣ１４は、ディスクリプタの参照時にディスクリ
プタ内の制御ビット（ＤＬ）を点検し、ＤＬがデータ送
信のｗＥａを指示するとき、ＴＲＱ２を出力する一方、
ＤＬがデータ送信の終了を指示するとき、ＴＲＱ２の出
力を停止する。後に詳述するが、制御ビッｌ− （ＤＬ
）には、ディスクリプタの制御フィールド部（８ビ・ン
ト）のビット０が割当てられる。ＤＬ−”Ｏ’“でデー
タ送信の継続を、そしてＤＬ＝”１”でデータ送信の終
了を指示する。したがって、ＤＬは制御情報部として機
能する。
ら必要なディスクリプタを読み込み、このディスクリプ
タを参照してデータを特定し、当該データのメモリ１２
から送信部１３への転送をコントロールする。ここで、
ＤＭＡＣ１４は、ディスクリプタの参照時にディスクリ
プタ内の制御ビット（ＤＬ）を点検し、ＤＬがデータ送
信のｗＥａを指示するとき、ＴＲＱ２を出力する一方、
ＤＬがデータ送信の終了を指示するとき、ＴＲＱ２の出
力を停止する。後に詳述するが、制御ビッｌ− （ＤＬ
）には、ディスクリプタの制御フィールド部（８ビ・ン
ト）のビット０が割当てられる。ＤＬ−”Ｏ’“でデー
タ送信の継続を、そしてＤＬ＝”１”でデータ送信の終
了を指示する。したがって、ＤＬは制御情報部として機
能する。
送信制御部１５は、そのときのアウトスタンディングｉ
Ｋが最大アウトスタンディング数ＫＲ以下のときに、Ｔ
ＲＱＩあるいはＴＲＱ２に応答してＴＲＱ３を出力する
。
Ｋが最大アウトスタンディング数ＫＲ以下のときに、Ｔ
ＲＱＩあるいはＴＲＱ２に応答してＴＲＱ３を出力する
。
第３図は送信制御部ｌ５の要部構或図であり、１５ａシ
よＣＰＵからの第１の送信要求（ＴＲＱＩ）書込み用の
レジスタ、１５ｂはレジスタ１５ａ内のＴＲＱ１あるい
はＤＭＡＣ１４からの第２の送信要求（ＴＲＱ２）のオ
ア論理をとるオアゲート、１５ｃ二よ送信イネーブルＥ
ＮＢがアクティブであればオアゲー｝１５ｂの出力に応
答して第３の送信要求（ＴＲＱ３）を生威し出力する送
信要求出力部、１５ｄはＤＭＡＣ１４からのフレーム最
終信号ＥＯＦおよび受信制御部１６からの送達確認信号
ＦＡに従ってアウトスタンディングＥＫをカウント（Ｅ
ＯＦでカウントアンプ、ＦＡでカウントダウン）するカ
ウンタ、１５ｅはアウトスタンディング数の最大値ＫＲ
を設定するレジスタ、Ｉ５ｆ ！：！ ＫがＫＲよりも
小さければ送信イ不−ブルＥＮＢをアクティブにする比
較器である。
よＣＰＵからの第１の送信要求（ＴＲＱＩ）書込み用の
レジスタ、１５ｂはレジスタ１５ａ内のＴＲＱ１あるい
はＤＭＡＣ１４からの第２の送信要求（ＴＲＱ２）のオ
ア論理をとるオアゲート、１５ｃ二よ送信イネーブルＥ
ＮＢがアクティブであればオアゲー｝１５ｂの出力に応
答して第３の送信要求（ＴＲＱ３）を生威し出力する送
信要求出力部、１５ｄはＤＭＡＣ１４からのフレーム最
終信号ＥＯＦおよび受信制御部１６からの送達確認信号
ＦＡに従ってアウトスタンディングＥＫをカウント（Ｅ
ＯＦでカウントアンプ、ＦＡでカウントダウン）するカ
ウンタ、１５ｅはアウトスタンディング数の最大値ＫＲ
を設定するレジスタ、Ｉ５ｆ ！：！ ＫがＫＲよりも
小さければ送信イ不−ブルＥＮＢをアクティブにする比
較器である。
第４図はメモリ１２のマップ図であり、いくつかのディ
スクリプタ（例え：；ＡＤＰＩ〜ＤＰＥ）およびいくつ
かのデータハソファ領域（例えばＢＦＩ〜ＢＦ５）を備
える。なお、ＤＰＴＲはディスクリプタポインタであり
、ＤＰＩへのエントリポイントを示す。ディスクリプタ
は、第５図に示すように制御フィールド部（ハイＩ−０
）およびデータ領域指定フィールド部（ハイト１〜５）
から構成され、制御フィールド部の所定ビソト（例えば
ビソ｝Ｏ）を、データ送信の継続／終了を示す制御情報
部としての制御ピント（ＤＬ）に指定する。
スクリプタ（例え：；ＡＤＰＩ〜ＤＰＥ）およびいくつ
かのデータハソファ領域（例えばＢＦＩ〜ＢＦ５）を備
える。なお、ＤＰＴＲはディスクリプタポインタであり
、ＤＰＩへのエントリポイントを示す。ディスクリプタ
は、第５図に示すように制御フィールド部（ハイＩ−０
）およびデータ領域指定フィールド部（ハイト１〜５）
から構成され、制御フィールド部の所定ビソト（例えば
ビソ｝Ｏ）を、データ送信の継続／終了を示す制御情報
部としての制御ピント（ＤＬ）に指定する。
言うまでもないが、この制御情報部はｌつのビットであ
る必要はなく、複数ビ，トで構威してもよいことは勿論
である。
る必要はなく、複数ビ，トで構威してもよいことは勿論
である。
第６図は第２図を更に具体化した構或図である。
第６図において、ＤＰＲＨ，ＤＰＲＭ，ＤＰＲＬはＣＰ
ＵからのディスクリプタポインタＤＰＴＲ（２４ビノト
）を格納するディスクリプタポインタレジスタで、ＤＰ
ＲＨはディスクリプタポインタＤＰＴＲの上位８ビット
、ＤＰＲＭはＤＰＴＲの中位８ビット、ＤＰＲＬはＤＰ
ＴＲの下位８ビットを格納する。ＡＤＲＨ．．ＡＤＲＭ
，ＡＤＲＬはＤＭＡ転送で読み込んだディスクリプタ（
ＤＰＩ〜ＤＰ５のひとつ）のバッファアドレスの内容ヲ
記憶するアドレスレジスタで、最終文字Ｈ，Ｍ，Ｌによ
って上位、中位、下位を識別する。ＢＣＲＨ，ＢＣＲＬ
はＤＭＡ転送で読み込んだディスクリプタ（ＤＰＩ−Ｄ
Ｐ５のひとつ）の送信バイト数フィールドの内容を記憶
するバイトカウントレジスタである。ＣＦＲはＤＭＡ転
送で読み込んだディスクリプタ（ＤＰＩ〜ＤＰ５のひと
つ）の制御フィールド部の内容を記憶するコントロール
フィールドレジスタで、ビット０にはＤＬビットの内容
（“１”あるいは“Ｏ”）が書き込まれる。
ＵからのディスクリプタポインタＤＰＴＲ（２４ビノト
）を格納するディスクリプタポインタレジスタで、ＤＰ
ＲＨはディスクリプタポインタＤＰＴＲの上位８ビット
、ＤＰＲＭはＤＰＴＲの中位８ビット、ＤＰＲＬはＤＰ
ＴＲの下位８ビットを格納する。ＡＤＲＨ．．ＡＤＲＭ
，ＡＤＲＬはＤＭＡ転送で読み込んだディスクリプタ（
ＤＰＩ〜ＤＰ５のひとつ）のバッファアドレスの内容ヲ
記憶するアドレスレジスタで、最終文字Ｈ，Ｍ，Ｌによ
って上位、中位、下位を識別する。ＢＣＲＨ，ＢＣＲＬ
はＤＭＡ転送で読み込んだディスクリプタ（ＤＰＩ−Ｄ
Ｐ５のひとつ）の送信バイト数フィールドの内容を記憶
するバイトカウントレジスタである。ＣＦＲはＤＭＡ転
送で読み込んだディスクリプタ（ＤＰＩ〜ＤＰ５のひと
つ）の制御フィールド部の内容を記憶するコントロール
フィールドレジスタで、ビット０にはＤＬビットの内容
（“１”あるいは“Ｏ”）が書き込まれる。
ＣＲはＣＰＵから書き込まれるコマンドすなわち第１の
転送要求（ＴＲＱＩ）に相当するコマンド（例えば“Ｏ
ＩＨ”）を書き込むレジスタ（第２図のレジスタ１５ａ
に相当）、ＴｘＦＩＦ○はＤＭＡ転送によってメモリ１
２から転送された送信データ（ＢＦＩ〜ＢＦ５のひとつ
に格納されてし）たデータ）を一時的に記憶し、所定の
読出しタイミングで順次に出力するＦ Ｉ ＲＳＴ−
Ｉ Ｎ−Ｆ Ｉ ＲＳＴ−ＯＵＴ方式のバッファメモリ
、Ｐ／Ｓはパラレル→シリアル変換器、１３ａは制御回
路１３ｂのコントロールを受け、Ｐ／Ｓからのシリアル
データにフラグの付加や“０”挿入等を施しフレーム形
式の送信データを生或して出力する送信データ生戒部で
ある。
転送要求（ＴＲＱＩ）に相当するコマンド（例えば“Ｏ
ＩＨ”）を書き込むレジスタ（第２図のレジスタ１５ａ
に相当）、ＴｘＦＩＦ○はＤＭＡ転送によってメモリ１
２から転送された送信データ（ＢＦＩ〜ＢＦ５のひとつ
に格納されてし）たデータ）を一時的に記憶し、所定の
読出しタイミングで順次に出力するＦ Ｉ ＲＳＴ−
Ｉ Ｎ−Ｆ Ｉ ＲＳＴ−ＯＵＴ方式のバッファメモリ
、Ｐ／Ｓはパラレル→シリアル変換器、１３ａは制御回
路１３ｂのコントロールを受け、Ｐ／Ｓからのシリアル
データにフラグの付加や“０”挿入等を施しフレーム形
式の送信データを生或して出力する送信データ生戒部で
ある。
次に作用を説明する。
今、第４図に示すように、メモリ１２内部に５個の送信
待ちデータ（ＢＦＩ〜ＢＦ５）がある場合を想定する。
待ちデータ（ＢＦＩ〜ＢＦ５）がある場合を想定する。
ＣＰＵＩＩは、まず、５個のディスクリプタＤＰ１〜Ｄ
Ｐ５をメモリ１２に書き込み、それぞれのＤＰ１〜ＤＰ
５のバッファアドレスフィールドおよび送信バイト数フ
ィールドで、１つの送信データバッファを指定する。こ
のとき、各ＤＰＩ〜ＤＰ５のＤＬ’？ノトは次のように
設定する。
Ｐ５をメモリ１２に書き込み、それぞれのＤＰ１〜ＤＰ
５のバッファアドレスフィールドおよび送信バイト数フ
ィールドで、１つの送信データバッファを指定する。こ
のとき、各ＤＰＩ〜ＤＰ５のＤＬ’？ノトは次のように
設定する。
ＤＰＩのＤＬ→“０″
ＤＰ２のＤＬ→“０”
ＤＰ３のＤＬ→“０゜”
ＤＰ４のＤＬ→“０”
ＤＰ５のＤＬ→“１゛
次いで、ＣＰＵＩＩは、先頭ディスクリプタＤＰｌのエ
ントリポイントすなわちディスクリプタポイントＤＰＴ
Ｒ（２４ビット）を、８ビットづつ３つのレジスタＤＰ
ＲＨ，ＤＰＲＭＳＤＰＲＬに分けて書き込むとともに、
アウトスタンディング数の最大値ＫＲ（例えばＫＲ＝３
）をレジスタ１５ｅに書き込む。以上の設定を終了する
と、ＣＰＵＩＩからＴＲＱＩに相当する送信要求コマン
ド（“０１Ｈ”）が出力され、このコマンドはＤＡＴＡ
ＢＵＳを介して送信制御部１５のレジスタ１５ａに書き
込まれる。
ントリポイントすなわちディスクリプタポイントＤＰＴ
Ｒ（２４ビット）を、８ビットづつ３つのレジスタＤＰ
ＲＨ，ＤＰＲＭＳＤＰＲＬに分けて書き込むとともに、
アウトスタンディング数の最大値ＫＲ（例えばＫＲ＝３
）をレジスタ１５ｅに書き込む。以上の設定を終了する
と、ＣＰＵＩＩからＴＲＱＩに相当する送信要求コマン
ド（“０１Ｈ”）が出力され、このコマンドはＤＡＴＡ
ＢＵＳを介して送信制御部１５のレジスタ１５ａに書き
込まれる。
１回のデータ送信は次のようにして行われる。
ＣＰＵＩＩからのＴＲＱＩに応答して、送信制御部１５
から送信部ｌ３にＴＲＱ３が出力されると、送信部１３
はこのＴＲＱ３に応答してＤＭＡＣ１４にＤＲＱを出力
する。ＤＭＡＣ１４は、レジスタ（ＤＰＲＨＳＤＰＲＭ
，ＤＰＲＬ）内のディスクリプタポインタＤＰＴＲに従
って、メモリｌ２内から先頭のディスクリプタＤＰＩを
読み込み、このＤＰＩの内容に従ってデータバンファを
特定（ＤＢＩ）ｉ，、特定したデータバッファ内のデー
タをＴｘＦＩＦ○に転送する。送信部１３は、ＴｘＦＩ
ＦＯ内のデータに対してフラグの付加や゛゜Ｏ゜”挿入
等を行ってフレーム形式のシリアルデータ列を生威し、
これを送信する。また、ＤＭＡＣ１４は、１つのディス
クリプタ（ＤＰＩ）で指示された１つのデータバッファ
（ＤＢＩ）内のデータ転送を終了すると、送信制御部１
５および送信部１３に対して、送信フレームの終結を指
示する信号ＥＯＦをアクティブにして出力し、送信制御
部１５では、ＥＯＦアクティブに応答してカウンタ１５
ｄのカウントダウンおよびレジスタ１５ａのクリアを行
い、送信部１３は、データの最終バイトに続いて終了フ
ラグを送出し、今回のフレーム送信動作を完結する。
から送信部ｌ３にＴＲＱ３が出力されると、送信部１３
はこのＴＲＱ３に応答してＤＭＡＣ１４にＤＲＱを出力
する。ＤＭＡＣ１４は、レジスタ（ＤＰＲＨＳＤＰＲＭ
，ＤＰＲＬ）内のディスクリプタポインタＤＰＴＲに従
って、メモリｌ２内から先頭のディスクリプタＤＰＩを
読み込み、このＤＰＩの内容に従ってデータバンファを
特定（ＤＢＩ）ｉ，、特定したデータバッファ内のデー
タをＴｘＦＩＦ○に転送する。送信部１３は、ＴｘＦＩ
ＦＯ内のデータに対してフラグの付加や゛゜Ｏ゜”挿入
等を行ってフレーム形式のシリアルデータ列を生威し、
これを送信する。また、ＤＭＡＣ１４は、１つのディス
クリプタ（ＤＰＩ）で指示された１つのデータバッファ
（ＤＢＩ）内のデータ転送を終了すると、送信制御部１
５および送信部１３に対して、送信フレームの終結を指
示する信号ＥＯＦをアクティブにして出力し、送信制御
部１５では、ＥＯＦアクティブに応答してカウンタ１５
ｄのカウントダウンおよびレジスタ１５ａのクリアを行
い、送信部１３は、データの最終バイトに続いて終了フ
ラグを送出し、今回のフレーム送信動作を完結する。
１つのデータハソファｅＭｂ５ （ＤＢ １ ） 内の
データ送信を完了すると、引き続いて次のデータハノフ
ァ領域（ＤＢ２）の送信動作に移るが、従来の通信方弐
にあっては、再びＣ Ｐ ＵＬＩからの送信要求コマン
ドを得る必要があった。
データ送信を完了すると、引き続いて次のデータハノフ
ァ領域（ＤＢ２）の送信動作に移るが、従来の通信方弐
にあっては、再びＣ Ｐ ＵＬＩからの送信要求コマン
ドを得る必要があった。
これに対して、本実施例では、ディスクリプタ内の制御
フィールドにＤＬビソトを設けたので、Ｄ〜ｉＡｃ１４
のレジスタＣＦＲに取り込まれていた先回の制御フィー
ルド情報（このフィールドのＤＬ：ま“０゛）に従って
、ＤＭＡＣ１４からＴＲＱ２を出力することができる。
フィールドにＤＬビソトを設けたので、Ｄ〜ｉＡｃ１４
のレジスタＣＦＲに取り込まれていた先回の制御フィー
ルド情報（このフィールドのＤＬ：ま“０゛）に従って
、ＤＭＡＣ１４からＴＲＱ２を出力することができる。
したがって、このＴＲＱ２５こ応答して送信制御部１５
からＴＲＱ３を出力することができ、ＣＰＵＩＩからの
ＴＲＱＩを要することな《、■次順位のディスクリプタ
（ＤＰ２、ＤＰ３、・・・・・・）の取込み、■このデ
ィスクリプタの指定による次順位のデータバッファ（Ｄ
Ｂ２、ＤＢ３、・・・・・・）のＴχＦＩＦ○への転送
、そして、■ＴｘＦ ＩＦＯ内データのフレーム送信、
といった動作を連続して行うことがで，き、１回のＣＰ
Ｕアクセスで、複数のデータを連続して自動送信するこ
とができる。
からＴＲＱ３を出力することができ、ＣＰＵＩＩからの
ＴＲＱＩを要することな《、■次順位のディスクリプタ
（ＤＰ２、ＤＰ３、・・・・・・）の取込み、■このデ
ィスクリプタの指定による次順位のデータバッファ（Ｄ
Ｂ２、ＤＢ３、・・・・・・）のＴχＦＩＦ○への転送
、そして、■ＴｘＦ ＩＦＯ内データのフレーム送信、
といった動作を連続して行うことがで，き、１回のＣＰ
Ｕアクセスで、複数のデータを連続して自動送信するこ
とができる。
但し、カウンタ１５ｄのアウトスタンディング数（Ｋ）
がアウトスタンディング数の最大値（ＫＲ）と等値にな
った場合に：よ、ＴＲＱ３の出力を強制的に禁止してフ
レームの送信を中断する。この中断は受信制御部１６か
ら送達確認信号ＦＡが出力されるまで継続する。ＦＡが
出力されるとカウンタ１５ｄをデクリメントして再び送
信イネーブル信号ＥＮＢをアクティブにし、フレームの
送信を再開する。したがって、通信規約上の不具合を招
くことはない。
がアウトスタンディング数の最大値（ＫＲ）と等値にな
った場合に：よ、ＴＲＱ３の出力を強制的に禁止してフ
レームの送信を中断する。この中断は受信制御部１６か
ら送達確認信号ＦＡが出力されるまで継続する。ＦＡが
出力されるとカウンタ１５ｄをデクリメントして再び送
信イネーブル信号ＥＮＢをアクティブにし、フレームの
送信を再開する。したがって、通信規約上の不具合を招
くことはない。
以上説明したように、本実施例によれ１よ、ＣＰＵから
の１回のアクセスで、複数のディスクリプタ（但し、Ｄ
Ｌ一“０”゜）で指定した複数のデータバッファを、ア
ウトスタンディング数の最大値を越えない範囲で連続し
て送信丁ることかでき、ＣＰＵの負担を軽減してデータ
通信の効率改善を図ることができる。
の１回のアクセスで、複数のディスクリプタ（但し、Ｄ
Ｌ一“０”゜）で指定した複数のデータバッファを、ア
ウトスタンディング数の最大値を越えない範囲で連続し
て送信丁ることかでき、ＣＰＵの負担を軽減してデータ
通信の効率改善を図ることができる。
二発明の効果〕
本発明によれは、ｌ回のアクセスで複数のデータを連続
してフレーム送信することができ、ＣＰじの負担を軽減
してデータ通信の効率改善を図ることができる。
してフレーム送信することができ、ＣＰじの負担を軽減
してデータ通信の効率改善を図ることができる。
第ｌ図は本発明の原理構戒図、
第２図〜６図は本発明に係るデータ送信制御方弐を適用
したデータ通信装置の一実施例を示す図であり、 第２図はそのブロソク構戒図、 第３図はその送信制御部の構或図、 第４図はそのメモリのマップ図、 第５図はその１つのディスクリプタを示す図、第６図は
第２図に対応する要部詳細構威図、第７、８図は従来例
を示す図であり、 第７図はその概念構或図、 第８図はそのメモリマップおよび１つのディスクリプタ
を示す図である。 ｌ１・・・・・・ｃｐｕ， １２・・・・・・メモリ、 １３・・・・・・送信部、 １４・・・・・・ＤＭＡＣ １５・・・・・・送信制御部、 １６・・・・・・受信制御部、 ＤＰＩ〜ＤＰ５・・・・・・ディスクリプタ、ＤＢＩ〜
ＤＢＳ・・・・・・データハンファ領域、ＤＬ・・・・
・・制御情報部。 ／ メモリ 本発明の原理構威図 一実施例の送信制御部の構威図 第 ３ 図 ビット 一実施例の１つのディスクリプタを示す図第 ５ 図 従来例の概念構或図 第 ７ 図
したデータ通信装置の一実施例を示す図であり、 第２図はそのブロソク構戒図、 第３図はその送信制御部の構或図、 第４図はそのメモリのマップ図、 第５図はその１つのディスクリプタを示す図、第６図は
第２図に対応する要部詳細構威図、第７、８図は従来例
を示す図であり、 第７図はその概念構或図、 第８図はそのメモリマップおよび１つのディスクリプタ
を示す図である。 ｌ１・・・・・・ｃｐｕ， １２・・・・・・メモリ、 １３・・・・・・送信部、 １４・・・・・・ＤＭＡＣ １５・・・・・・送信制御部、 １６・・・・・・受信制御部、 ＤＰＩ〜ＤＰ５・・・・・・ディスクリプタ、ＤＢＩ〜
ＤＢＳ・・・・・・データハンファ領域、ＤＬ・・・・
・・制御情報部。 ／ メモリ 本発明の原理構威図 一実施例の送信制御部の構威図 第 ３ 図 ビット 一実施例の１つのディスクリプタを示す図第 ５ 図 従来例の概念構或図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 複数の送信対象データを所定領域に記憶するとともに、
各領域位置および領域サイズを情報として有する複数の
ディスクリプタを記憶するメモリを備え、 データ送信要求に従って上記ディスクリプタを参照し、 一つのデータを特定して送信するデータ送信制御方式に
おいて、 前記ディスクリプタ内にデータ送信の継続／終了を示す
制御情報部を付加し、 該制御情報部が継続を示すものであるとき、引き続いて
次順のディスクリプタを参照することを特徴とするデー
タ送信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308403A JPH03167943A (ja) | 1989-11-27 | 1989-11-27 | データ送信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308403A JPH03167943A (ja) | 1989-11-27 | 1989-11-27 | データ送信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167943A true JPH03167943A (ja) | 1991-07-19 |
Family
ID=17980645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308403A Pending JPH03167943A (ja) | 1989-11-27 | 1989-11-27 | データ送信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03167943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339372A (ja) * | 2004-05-28 | 2005-12-08 | Hitachi Ltd | ダイレクトメモリアクセス転送制御装置及びそれを利用したシステム、並びにそのデバッグ支援方法及びシステム |
-
1989
- 1989-11-27 JP JP1308403A patent/JPH03167943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339372A (ja) * | 2004-05-28 | 2005-12-08 | Hitachi Ltd | ダイレクトメモリアクセス転送制御装置及びそれを利用したシステム、並びにそのデバッグ支援方法及びシステム |
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