JPH0772886B2

JPH0772886B2 - データ処理システム

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Publication number: JPH0772886B2
Application number: JP62126105A
Authority: JP
Inventors: ダグラス・ロデリック・チシヨルム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-08-01
Filing date: 1987-05-25
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPH01503481A; EP0255593A2; EP0255593A3; DE3787235D1; EP0255593B1; DE3787235T2; JPS6339072A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

A.産業上の利用分野 B.従来技術 C.発明が解決しようとする問題点 D.問題点を解決するための手段 E.実施例 E1.代表的実施例 E2.I/O制御装置 F.発明の効果 A.産業上の利用分野本発明はデイジタル・データ処理システムに関し、さら
に具体的には、デイジタル・データ処理システムの入出
力（I/O）制御装置がデータをシステム・メモリ装置に
転送する方法に関する。

B.従来技術デイジタル計算機の入出力（I/O）制御装置から主メモ
リ装置へもしくはこの逆にデータを転送するための直接
メモリ・アクセス（DMA）法及びサイクル・スチール（c
ycle stealing）法はよく知られている。代表的なサイ
クル・スチール法では、例えば計算機もしくはプロセツ
サのI/Oバスに接続したI/O制御装置がプロセツサにデー
タ転送要求信号を送る。主メモリが使用可能になり、プ
ロセツサが進行可能状態になつた時に、プロセツサはI/
O制御装置に肯定応答信号を送り戻し、データ転送を進
行させてよいことを告げる。次にI/O制御装置はメモリ
・アドレス及びデータ・ワードをI/O制御装置から主メ
モリ装置にもしくはこの逆方向に転送する。このプロセ
スは転送されるべき各データ・ワードについて繰返され
る。

このタイプのI/O動作の効率は、いわゆるパケツト転送
法を使用することによつて改良されることが提案され
た。この場合は各データ転送要求ごとに唯１つのデータ
・ワードでなく、いくつかのデータ・ワードのシーケン
スが主メモリ装置へ、もしくはこれから逆に転送されて
いる。換言すれば、メモリへの書込み動作の場合は、I/
O制御装置は単一の開始アドレスに続き、いくつかのデ
ータ・ワードのシーケンスを送つている。メモリからの
読出し動作の場合は、I/O制御装置が単一の開始アドレ
スを主メモリ装置に送り、主メモリ装置がI/O制御装置
にいくつかのデータ・ワードのシーケンスを送り戻して
いる。

このパケツト転送法の使用には問題がある。この方法を
効率的に、回路の複雑さを最小にして具体化するために
は、パケツトあたりのデータ・ワードの数が主メモリ装
置のデータ・ワードのライン・サイズに一致する必要が
ある。換言すると、パケツトあたりのデータ・ワード数
は主メモリ装置の単一のメモリ動作中に主メモリ装置に
よつて取扱われるデータ・ワードの数と同じでなければ
ならない。実際には異なる型のI/O制御装置では時とし
てデータ転送サイズ（パケツトあたりのデータ・ワード
数）が異なるという問題がある。又、主メモリ装置が異
なつた、一致しないメモリ・ライン・サイズを有するよ
うなデータ処理システム中で所定のデータ転送サイズを
有するI/O制御装置を使用することが時に望まれる。

異なるタイプのプロセツサがすべて同一のメモリ・ライ
ン・サイズを有することを要求することは一般に望まし
くない。それは動作条件が異なるプロセツサがより効率
的なメモリ動作が出来なくなるからである。同じよう
に、すべてのI/O制御装置が同じパケツト・サイズを有
することは望ましくない。というのは、そのことは特定
の応用にとつて最もコスト効率の高いI/Oの具体化をさ
またげるからである。

C.発明が解決しようとする問題点本発明の目的は所与のパケツト転送型I/O制御装置を、
メモリ装置ライン・サイズが異なる種々のデータ処理シ
ステムとともに使用可能にする新規な機構を与えること
にある。

本発明の他の目的は、I/O制御装置が自動的にそのデー
タ転送サイズ（パケツトあたりのデータ・ワード数）を
調整して、I/O制御装置が結合されたデータ処理システ
ムのメモリ装置ライン・サイズに一致させる新規な機構
を与えることにある。

D.問題点を解決するための手段上述の目的は、データ処理システム中に、I/O制御装置
に向けてシステム・メモリ装置のライン・サイズを表わ
すライン・サイズ信号を送る機構を与え、一方I/O制御
装置中に、このライン・サイズ信号に応答してI/O制御
装置のデータ転送サイズを調整してシステム・メモリ装
置のライン・サイズに一致させる機構を与えることによ
つて達成される。

E.実施例 E1.代表的実施例第１図を参照するに、本発明に従つて構成されたデータ
処理システムの代表的な実施例が示されている。このシ
ステムは並列に多線プロセツサ・バス12に並列に結合さ
れた上位プロセツサ10及びシステム（主）メモリ装置11
を含む。バス12はバス制御装置13に接続されている。主
メモリ装置11は上位プロセツサ10のための１次読取り／
書込みメモリである。

プロセツサ・バス12はバス制御装置13を介して多線シス
テム・バス14に接続されている。システム・バス14には
並列に種々のI/O制御装置15、16、17及び18が結合され
ている。I/O装置19、20、21及び22が夫々異なるI/O制御
装置15、16、17及び18に結合されている。

とりわけ重要なことは、システム・バス14がI/O制御装
置15−18をバス制御装置13に及びプロセツサ・バス12を
介して主メモリ装置11に結合するのに使用されているこ
とである。システム・バス14は例えば多ビツト・データ
・バス、多ビツト・アドレス・バス、多ビツト指令バ
ス、多ビツト・ステータス・バス及び種々の雑制御線及
び初期接続手順信号線等を含んでいる。以下に説明する
実施例のようなある実施例では、別個のアドレス及びデ
ータ・バスに代つて単一の時間多重化アドレス／データ
・バスが使用される。同じように、２つの別個のバスに
代つて単一の時間多重化指令／ステータス・バスが使用
される。

プロセツサ・バス12及びシステム・バス14の１方から他
方に、データ・ワード、アドレス等を通過させる以外
に、バス制御装置13は又I/O制御装置15−18の２つもし
くはそれ以上が同時にシステム・バスの使用を求めた時
に、そのうちのどれにシステム・バス14の使用を許可す
るかを決定するバス調停機構を含む。I/O制御装置がシ
ステム・バス14を使用したいときには、システム・バス
中の要求線をアクチベートする。２もしくはそれ以上の
要求が同時に出された場合には、バス制御装置13は予定
の選択アルゴリズムを適用して、最初に進むことが許さ
れるI/O制御装置を選択する。次にバス制御装置はシス
テム・バス14中の適切な肯定応答線を介して選択したI/
O制御装置に肯定応答信号を送る。選択されたI/O制御装
置は次にシステム・バス14の使用を開始する。中間では
他の要求は受付けられないので、第２のI/O制御装置は
最初のI/O制御装置が完了した時にシステム・バス14の
使用が可能になる。この技術分野では種々のI/O制御装
置選択アルゴリズム及び機構が知られているので、ここ
での説明の必要はないであろう。

I/O制御装置16、17及び18の各々はパケツト転送タイプ
のものである。従つて各々は時系列のデータ・ワードの
パケツトを、正規のデータ転送の目的のために要求して
システム・バスの使用が許可されるたびに、システム・
メモリ装置11へもしくはこれから逆に転送を行う。例え
ば、I/O制御装置16は２ワード（2W）パケツトのI/O制御
装置17は４ワード（4W）のパケツトの、I/O制御装置18
は８ワード（8W）のパケツトの転送を行うものと仮定す
る。これ等の仮定は本発明が存在しない場合の正規の動
作の場合のものである。ここでワードとはデータ・ワー
ドのことである。さらに各パケツトはシステム（主）メ
モリ装置11のための開始アドレスを含む初期アドレス・
セグメントもしくはフイールドを含む。I/O制御装置16
及び17のための代表的なパケツトを第２図の一番下の行
に示す。ここでＡはアドレス・ワード及びＤはデータ・
ワードを示す。

I/O制御装置15の仮定された正規の動作モードではシス
テム・メモリ装置に開始アドレスが送られるたびに１デ
ータ・ワードを転送する。便宜上ここでは、この転送を
１ワード・パケツト転送と呼ぶ。勿論、この１ワード・
パケツト・タイプの転送は一般に知られているサイクル
・スチール法で主に行われているものであり、換言する
と、一般のサイクル・スチール法では、各開始アドレス
がシステム・メモリ装置に送られるたびに１データ・ワ
ードが転送される。

多ワード・パケツトの利点は第２図の一番の行を眺める
ことによつて明らかであろう。即ち、開始アドレスごと
により多くのデータが転送されている。又I/O制御装置
がシステム・バス従つてシステム・メモリ装置へアクセ
スできるようにするために行われる各要求／肯定応答手
順ごとにより多くのデータが転送される。

第２図に示したアドレス・ワード及びデータ・ワードは
多ビツト・ワードである。各ワードは例えば４バイト
（32ビツト）と各バイトごとに付加したパリテイ・ビツ
トより成る。本発明の実施例では、アドレス・ワード及
びデータ・ワードの両方に単一の時間多重化バスを使用
する。このアドレス／データ（A/D）バスは36ビツト・
バス（32情報ビツト及び４パリテイ・ビツト）であるも
のとする。パリテイ・ビツトを使用しない通常の場合に
は、このA/Dバスは32ビツト・バスである。プロセツサ
・バス12も又32ビツト（実際には36ビツト）アドレス／
データ・バスであり同じアドレス及びデータ・ワードを
システム・メモリ装置11へもしくはこれから転送してい
る。各ワードのすべての32ビツトは並列に制御装置から
システム・メモリ装置、もしくはこの逆方向に転送され
る。

システム・バス14は非同期バスであり、I/O制御装置か
らシステム・メモリ装置にアドレス及びデータ・ワード
を移動する時、逆方向にデータ・ワードを移動する時に
は選択／作動可能初期接続手順ルーチンを使用する。こ
の初期接続手順は第２図のタイミング図に示されてい
る。I/O制御装置はシステム・バス14上にアドレス・ワ
ードを置き、バス制御装置13へASEL（アドレス選択）信
号を発生する。バス制御装置13はアドレスを受取つた
時、作動可能（RDY）信号で応答する。システム・メモ
リ装置の書込み動作の場合には、I/O制御装置はデータ
・ワードをシステム・バス14上に置き、バス14中のDSEL
制御線を介してバス制御装置13へDSEL（データ選択）信
号を送る。その後、バス制御装置13はデータ・ワードを
受取つた時に他の作動可能信号で応答する。このDSEL/
作動可能シーケンスはパケツト中の各追加のデータ・ワ
ード毎に繰返される。

システム・メモリ装置の読取り動作の場合には、データ
ワードは反対方向、即ちシステム・メモリ装置11からI/
O制御装置へ移動する。この場合には、DSEL信号はI/O制
御装置がデータ・ワードを受取ることが可能なこと、結
果の作動可能信号は有効なデータ・ワードがバス制御装
置13によつてシステム・バス14上に置かれたことを示
す。このようにして、選択／作動可能初期接続手順がア
ドレス及びデータ・ワードの移動の歩調を整える。I/O
制御装置によつてDEND（データ終り）と呼ばれる追加の
信号が別個のバス制御線上に発生され、バス制御装置13
に転送されつつあるワードがパケツト中の最後のワード
であることが知らさせる。

第２図に示された例では、パケツトの終りは次のパケツ
トと連続しているものとして示されているが、相継ぐパ
ケツト間には時間のギヤツプがあり、この間はシステム
・バス14は遊休状態にある。

本発明に従えば、第１図のデータ処理システムはI/O制
御装置にシステム・メモリ装置11のライン・サイズを表
わすライン・サイズ信号を供給する手段を含む。本実施
例においては、この手段には１対の信号線LLI0及びLLI1
を含むこれ等の線はシステム・バス14の一部として含ま
れ、一緒になつて、ワード数によつてシステム・メモリ
装置11のライン・サイズを表わす複数ビツトの２進コー
ド・ライン・レンズ表示（LLI）信号を与える。もしシ
ステム・メモリ装置11に誤り検出訂正（ECC）機構を使
用する時は、システム・メモリ装置の「ライン・サイ
ズ」はECCコード・フイールドもしくはセグメントを伴
うシステム・メモリ装置中に記憶されるデータ・ワード
の数である。この場合、ライン・サイズはECCワード当
りのデータ・ワードの数である。ECC機構を使用しない
場合には、システム・メモリ装置のライン・サイズは該
メモリ装置のアクセス中に該メモリから読取られもしく
はこれに書込まれるワードの数である。

ライン・レンズ表示（LLI）線LLI0及びLLI1は適切な線
を電源＋Ｖに接続し、接地することによつて、システム
・メモリ装置のライン・サイズに従つて予じめプログラ
ムされている。図示の例では、LLI0線は接地線23によつ
て接地され、LLI1線は抵抗器24によつて正の電源＋Ｖに
接続されている。これによつてLLI線は２進値10を与え
ている。例えば、このことはシステム・メモリ・ユニツ
トのライン・サイズが４ワード（４データ・ワード）で
あることを示している。本発明に使用されるコード機構
はコード00が１ワード・ライン・サイズを、コード01は
２ワード・ライン・サイズを、コード10が４ワード・ラ
イン・サイズを、コード11が８ワード・ライン・サイズ
を表わすものとする。勿論、他のコード機構を使用して
もよい。又必要になつた時は、３本以上のLLI線を使用
する。

図示の実施例では、ライン・サイズ信号はシステム・バ
ス14に関連し、ライン・サイズ信号を与える目的のため
に専用される別個の専用信号線LLI0及びLLI1を介して供
給される。時々便法として使用される代替方法はシステ
ム・バス14を介して、I/O制御装置に送られるステータ
ス・バスを介してライン・サイズを供給する方法であ
る。多くのシステムは既にシステム・バスの一部とし
て、ステータス情報をバス制御装置とI/O制御装置間で
転送するステータス・バスを含んである。この場合、シ
ステムの初期設定の一部として、システム・メモリ装置
のライン・サイズを表わす特定のステータス・バイトが
バス制御装置からシステム・バス14中に含まれるステー
タス・バスを介してI/O制御装置に送られる。この動作
はシステムの電力オンに続いて直ちシステムの初期設定
もしくは初期ロードの一部として行われる。このステー
タス・バイトのライン・レングス表示部分は各I/O制御
装置に存在するLLIレジスタによつて受取られ、保持さ
れる。このレジスタのLLI値はその後、第１図に示したL
LI0及びLLI1によつて与えられるLLI値と同じように使用
される。

本発明に従うデータ処理システムはI/O制御装置15−18
の少なくとも１つの中に存在し、ライン・サイズ信号
（LLI信号）に応答して、I/O制御装置のデータ転送サイ
ズを調整して、システム・メモリ装置のライン・サイズ
に一致させる装置を含む。「データ転送サイズ」という
用語はI/O制御装置によるメモリ要求毎にI/O制御装置と
システム・メモリ装置間で転送されるデータ・ワードの
数を意味する。本実施例ではこの用語は考えている特定
のI/O制御装置に対するパケツト当りのデータ・ワード
の数を意味する。

E2.I/O制御装置第３図を参照するに、第１図のI/O制御装置の１つの内
部論理装置の一部の詳細が示されている。第３図には本
発明の理解に必要な内部論理装置のみが示されている。
従つて完全なI/O制御装置は通常は種々の雑多な他の機
能を遂行するための追加の論理装置を含んでいることを
理解されたい。

第３図のI/O制御装置は並列に多線マイクロプロセツサ
・バス28に結合されたマイクロプロセツサ25、読取り専
用メモリ（ROM）装置26、及びランダム・アクセス・メ
モリ（RAM）装置27を含む。ROM26はI/O制御装置の内部
動作を監視し制御する制御プログラムを含んでいる。RA
M27は種々のレジスタ・バツフア、一時記憶域等を含
み、I/O制御装置内の種々の機能を遂行する時に使用さ
れる。

第３図のI/O制御装置は又システム・メモリ装置の開始
アドレスを保持するアドレス・レジスタ装置30を含む。
転送されるべきパケツトのためのアドレス・ワードは、
本実施例の目的のためにはRAM装置27に存在するソフト
ウエア・カウンタであるものと仮定されるアドレス・カ
ウンタからこのレジスタ30にロードされる。このソフト
ウエア・カウンタはアドレス・ワードがレジスタ30にロ
ードされる度に更新され、次のパケツトのための開始ア
ドレスを与える準備をする。

第３図のI/O制御装置はさらに複数のデータ・ワードを
保持するバツフア装置を含む。このバツフア装置は所定
のアクセス中に完全なデータ・ワードを読取りもしくは
書込みできる小さなランダム・アクセス・メモリ装置の
形の多ワード・バツフア31によつて示されている。バツ
フア31と関連して、バツフア・アドレス・カウンタ32が
存在し、バツフア31中でアクセスされるべきワード位置
を選択するアドレスを与えている。例えば、バツフア31
は８個の別個のアドレス可能なデータ・ワードを記憶で
きる８ワード・バツフアである。この場合、バツフア・
アドレス・カウンタ32は最大カウントを越えた時に０に
戻る３ビツト・カウンタである。カウンタ32にはマイク
ロプロセツサ・バス28を介してマイクロプロセツサ25に
よつて並列にロードされる。

システム・メモリへの書込み動作の場合には、バツフア
31にはパケツト転送が開始する前に完全なパケツトに必
要なデータ・ワードの数がロードされる。各ワードが並
列にロードされた後に、マイクロプロセツサ25はバツフ
ア・アドレス・カウンタ32を、線33及びOR回路34によつ
てカウンタ32のINC（インクレメント）入力に供給され
る信号によつてインクレメントする。この信号はデータ
・ワードをバツフア31にロードさせる線35上の同じマイ
クロプロセツサ（MP）パルスの後縁でよい。カウンタ32
のINC入力にある大きな中空のドツトはこの入力が負に
進むもしくは後縁における信号の遷移に応答することを
示している。バツフア31にロードされるデータ・ワード
はRAM27中の一時記憶域から得られる。

システム・メモリからの読取り動作の場合には、多ワー
ド・バツフア31は最初空であり、導入されるパケツトの
データ・ワードはシステム・バス14からバツフア31にロ
ードされる。この動作については、以下詳細に説明す
る。

第３図のI/O制御装置はこれがシステム・バスの使用を
要求した時にシステム・バスに結合するバス要求装置を
含む。このバス要求装置はセツト−リセツト型のフリツ
プ・フロツプ（FF）回路36を含む。その出力は駆動装置
（Ｄ）37によつて、第１図のシステム・バス14中の制御
線の１本である要求（REQ）制御線38に結合されてい
る。要求フリツプ・フロツプ36はバス28及び線39を介し
てマイクロプロセツサ25によりセツト（Ｓ）入力に供給
される信号によつてセツト状態に置かれる。セツト状態
にある時、フリツプ・フロツプ36は要求線をアクチベー
トして、第３図のI/O制御装置によるシステム・バス14
の使用を要求する。

第３図のI/O制御装置はさらにシステム・バス14の使用
をI/O制御装置に対して許容する肯定応答信号を受取る
ため、システム・バス14に結合されたバス肯定応答装置
を含む。このバス肯定応答装置はセツト−リセツト型フ
リツプ・フロツプ（FF）回路40を含み、そのセツト
（Ｓ）入力は受信（Ｒ）装置41によつてシステム・バス
14の一部である肯定応答（ACK）制御線42によつて受信
（Ｒ）装置41に結合されている。第１図のバス制御装置
13が第３図のI/O制御装置へのアクセスを許容を決定す
る時に、ACK線42を活動化する。この動作は、ACKフリツ
プ−フロツプ40をセツト状態にする。とりわけ、この活
動化は要求フリツプ・フロツプ36をリセツト（Ｒ）し
て、第３図のI/O制御装置要求を要求制御線38から除去
する。

第３図のI/O制御装置はアドレス・レジスタ30及びバツ
フア装置31に結合され、受取つた各ACK制御線42上の肯
定応答信号に応答して第３図のI/O制御装置と第１図の
システム・メモリ装置11間にデータ・パケツトの転送を
生ずる第１の論理装置（時に本明細書でパケツト転送制
御装置と呼ばれる）を含む。時間的スケールでみると、
各データ・パケツトはシステム・メモリ装置の開始アド
レス・フイールド（ワード）これに続く一連のデータ・
ワードより成る。各アドレス・ワードはアドレス・レジ
スタ30の出力をマルチプレクサ（MUX）44及び１組の駆
動装置／受信装置回路45によつてアドレス／データ（A/
D）バス43に結合することによつてシステム・バス14上
に置かれる。A/Dバス43はシステム・バス14の一部であ
る。レジスタ30からのアドレス・ワード及びバツフア31
からのデータ・ワードはマルチプレクサ44によつてこの
バス43上に時間多重化される。ASEL信号がマルチプレク
サ44のセツトを制御するのに使用される。ASEL信号線が
アクテイブである時は、レジスタ30が駆動装置／受信装
置回路45に接続される。そうでない時はデータ・ワード
・バツフア31が駆動装置／受信装置回路45に結合され
る。

駆動装置／受信装置回路45はマルチプレクサ44とA/Dバ
ス43間で信号を転送するための１組の駆動装置回路及び
別個の並列な受信装置回路の組を含む。方向（DIR）制
御信号が駆動装置もしくは受信装置のどちらが任意の時
刻に活動状態であるかを決定する。これは相互に排他的
な条件である。駆動装置及び受信装置の両方は同時に活
動状態であることはない。図示の実施例では、DIR信号
が高い時には受信装置回路が活動化され、A/Dバス43か
らの信号をマルチプレクサ44に転送する。逆に、DIR信
号が低いと駆動装置回路が活動化され、信号を逆方向、
即ちマルチプレクサ44からA/Dバス43に転送する。上述
のことは同じように駆動装置／受信装置回路45に供給さ
れるイネーブル（EN）制御信号の使用によつて制限され
る。もし、イネーブル（EN）信号が高いと、方向（DI
R）信号が活動化されることによつて選択される回路の
組がアクチベートされ、その信号転送機能を与える。も
し他方、イネーブル（EN）信号が低い時は、駆動装置／
受信装置回路45は完全に使用禁止にされ、どちらの方向
にも転送は行われない。この使用禁止状態中に、駆動装
置／受信装置回路45はA/Dバス43に対して高インピーダ
ンス条件を提示する。

システム・メモリ動作からの読取りを行う時は、データ
・ワード・バツフア31は１組のゲート信号転送回路46に
よつて、マルチプレクサ44に結合される。システム・メ
モリへの書込み動作を行う時は、バツフア31中のデータ
・ワードが読出され、レジスタ47及び１組の信号転送ゲ
ート48によつて１時に１ワードずつ、マルチプレクサ44
に転送される。

読取り／書込み（R/W）制御フリツプ−フロツプ50がバ
ツフア31及びマルチプレクサ44間の信号経路のうちどち
らがアクテイブであるかを決定する。フリツプ・フロツ
プ50に関して、「読取り」はデータが第１図のシステム
・メモリ装置11から読出され、第３図のI/O制御装置へ
の転送されることを意味する。フリツプ−フロツプ50の
出力に示した用語「書込み」はデータが多ワード・バツ
フア31から読出されて、システム・バス14を介して第１
図のシステム・メモリ装置11に転送されることを意味す
る。換言すると、用語読取り及び書込みはシステム・メ
モリ装置11に対して行われる動作をさす。R/Wフリツプ
−フリツプ50はパケツトの転送のための初期設定の一部
としてマイクロプロセツサ25によつて適切なセツトもし
くはリセツト状態に置かれる。これ等の状態の１つは読
取り出力線を活動化し、他方は書込み出力線を活動化す
る。

システム・メモリの読取り動作の場合は、データ・ワー
ドは駆動装置／受信装置回路45、マルチプレクサ44及び
１組のゲート回路46を介して多ワード・バツフア31に転
送される。システム（SYS）ロード信号が各導入データ
・ワード毎に、フリツプ−フロツプ50の読取り出力によ
つて条件付けられたAND回路51によつてバツフア31に供
給される。各ワードのローデングはAND回路51の第２の
入力に供給される作動可能（RDY）パルスの前縁によつ
て開始される。

システム・メモリの書込み動作中は、バツフア31中のデ
ータ・ワードはレジスタ47へ一時に１ワード、ロードさ
れる。このような書込み動作中は１組のゲート回路48が
連続的にイネーブルされ、レジスタ47中のデータ・ワー
ドはこのようなゲート回路48、マルチプレクサ44及び駆
動装置／受信装置回路45によつてアドレス／データ・バ
ス43に転送される。レジスタ47のローデイングはフリツ
プ−フロツプ50からの書込み信号によつて制御されるAN
D回路52によつて制御される。各ワードのローデイング
はAND回路52の第２の入力に供給される作動可能（RDY）
信号の後縁によつて開始される。この第２の入力の中空
の円はRDY信号がAND回路52へ印加される前に反転される
ことを示している。これによつて、RDY信号の後縁がア
クチベート縁となる。

ここで、第４図のタイミング図を参照すると動作の説明
が明らかになろう。第４図は第３図のI/O制御装置の異
なる点における種々の信号波形を示す。REQ FF波形は
要求フリツプ・フロツプ36の出力における信号を示し、
他方ACK FF波形は肯定応答フリツプ・フロツプ40の出
力の信号を示す。ACK FF信号が高くなると、要求フリ
ツプ−フロツプ36をリセツトし、REQ FF信号は低くな
ることに注意されたい。このリセツトによつて、第３図
のI/O制御装置のためのシステム・バス使用要求はシス
テム・バス要求線38から除去される。

必要とされる１つのことは、各データ・パケツト中のア
ドレス・サイクルとデータ・ワード・サイクルを区別す
る何等かの手段を与えることである。この区別はアドレ
ス・サイクル・フリツプ・フロツプ回路53によつて達成
される。このフリツプ・フロツプ回路53はACK FF 40
の出力に現われる肯定応答信号の前縁によつてセツト
（Ｓ）状態に置かれる。アドレス・サイクル・フリツプ
・フロツプ回路53は第１図のバス制御装置13から受取ら
れる作動可能（RDY）信号中の次に生ずる正に向う遷移
によつてリセツト（Ｒ）される。このRDY信号はシステ
ム・バス14中の作動可能線54によつて、第３図のI/O制
御装置中の受信（Ｒ）装置回路55に供給される。受信装
置回路55はそのイネーブル（EN）制御端子の信号レベル
が高くなつた時だけ信号を通過できる。ACKフリツプ・
フロツプ40の出力はこのEN端子に接続されていて、特定
のパケツトのためのパケツト転送動作の略すべての期間
中受信装置回路55がイネブールされるようになつてい
る。

次にバス制御装置13と通信するのに使用するアドレス選
択（ASEL）及びデータ選択（DSEL）信号の発生方法を説
明する。これ等の信号は夫々ASELフリツプ・フロツプ回
路56及びDSELフリツプ・フロツプ回路57によつて発生さ
れる。ASEL及びDSELフリツプ・フロツプを制御する論理
装置はクロツク・パルス発生装置58を含む。この発生装
置58はその個別の出力線上に、データ・パケツトの各ア
ドレス・サイクル及び各データ・サイクルのためのタイ
ミング・パルスの系列を発生する。これ等のタイミング
・パルスは第４図のクロツク波形によつて示されてい
る。異なる個々のタイミング・パルスC0、C1、C2等はク
ロツク発生装置58の出力線の異なる１つ上に発生する。
このクロツク発生装置58は一定周波数パルス発生装置に
よつて駆動される例えばリング・カウンタの形をなして
もよい。クロツク発生装置58は各アドレスもしくはデー
タ・サイクルの開始時にAND回路59によつて与えられる
リセツト信号によつてゼロにリセツトされる。AND回路5
9はフリツプ・フロツプ40からの肯定応答信号によつて
イネーブルされる。クロツク発生装置58のリセツトはAN
D回路59の他の端子に供給される作動可能信号の負に向
う縁即ち後縁によつて達成される。各サイクルの開始時
におけるクロツク発生装置58のこのリセツトはクロツク
発生装置58をアドレス及びデータ転送毎に歩調を整える
助きをする。

アドレス選択（ASEL）フリツプ・フロツプ56はAND回路6
0の出力に高レベルが発生することによつてセツト状態
にされる。このセツトはRDY信号が低い時のC2クロツク
・パルスの発生、アドレス・サイクル・フリツプ・フロ
ツプ53がセツト状態にある（このことはアドレス・サイ
クルにあることを示す）時に生ずる。ASELフリツプ・フ
ロツプ56はAND回路61の出力に正に向う信号が出現する
ことによつてリセツトされる。この正に向う遷移はC6ク
ロツク・パルス及びC6クロツク・パルスが発生しなけれ
ばならない、アドレス・サイクルの後半に通常そうであ
るようにRDY信号が高い時に発生する。フリツプ・フロ
ツプ56の出力に発生する結果のASELパルスは第４図のAS
EL波形によつて示されている。このパルスは各データ・
パケツトのアドレス・サイクル中にのみ発生する。この
ASEL信号は駆動装置回路62を介してシステム・バス14中
のASEL制御線63に供給される。駆動装置回路62はフリツ
プ・フロツプ40からのACK信号によつてイネーブルされ
た時にのみ信号を通過させる。ACK信号はパケツト転送
間隔の略全期間を通じて存在する。

データ選択（DSEL）フリツプ・フロツプ57はAND64の出
力に出現する正に向う信号遷移によつてセツト状態に置
かれる。このセツト状態はC2クロツク・パルスの発生、
ACK信号が高いこと、RDY信号が低いこと、アドレス・サ
イクル・フリツプ・フロツプ53の出力がアドレス・サイ
クルでないことによつて発生される。DSELフリツプ・フ
ロツプ57はAND回路61によつてリセツトされる。AND回路
61のリセツトは通常C6クロツク・パルスの発生時に生ず
る。DSELフリツプ・フロツプ57の出力に現われる結果の
波形は第４図のDSEL波形によつて示されている。明らか
に、DSELパルスは各データ・サイクルの発生中に生ず
る。これ等のDSELパルスは駆動装置回路65によつて該回
路65がACK信号によつてイネーブルされた時にシステム
・バス14中のDSEL制御線66に供給される。

ASEL信号はバス制御装置13に、A/Dバス43上に有効なア
ドレス・ワードを存在することを知らせるのに使用され
る。システム・メモリへ書込み動作の場合には、DSELパ
ルスはA/Dバス43上に有効なデータ・ワードが存在する
ことをバス制御装置13に知らせる。読取り動作の場合に
は、各DSELパルスはバス制御装置13に第３図のI/O制御
装置がデータ・ワードを受取る準備状態にあることを示
す。アドレス・サイクルの場合は、バス制御装置13から
返送して受取られる作動可能パルスは第３図のI/O制御
装置にアドレス・ワードが受取られたことを示す。読取
り型のデータ・サイクル中は、作動可能パルスはI/O制
御装置に対して有効なデータがA/Dバス43上に存在し、
取入れられてよい状態にあることを示す。第４図の細い
曲線の矢印によつて示したように、選択パルスと作動可
能パルスは握手をするように互に調歩するようになつて
いる。

ASEL及びDSELパルスは又第３図のI/O制御装置内の種々
の他の装置を制御するのに使用される。例えばASELパル
スはアドレス・サイクルの発生中にマルチプレクサ44か
らアドレス・レジスタ30の方向に切換えるのに使用され
る。ASELパルスが存在しない時には、マルチプレクサ44
はゲート46及び48に接続されるように切換えられる。DS
ELパルスは例えばAND回路67に供給され駆動装置／受信
装置回路45のための信号転送方向を制御する。従つて、
読取り動作の発生中に各DSELパルスは駆動装置／受信装
置45を受信モードに置いて、A/Dバス43からデータ・ワ
ードをマルチプレクサ44を通過させるように働く。そう
でない時は、D/R回路45はA/Dバス43を駆動する駆動モー
ドにある。

システム・メモリ読取り動作の場合は、到来するデータ
・ワードを多（データ）ワード・バツフア31にロードす
る瞬間は第４図の「ロード・データ・イン」波形によつ
て表わされている。矢印によつて示したように、データ
・ワードは作動可能パルスの前縁の発生によつてバツフ
ア31にロードされる。この瞬間はバツフア31のシステム
ロード（SYSロード）端子を駆動するAND回路51によつて
決定される。システム・メモリ書込み動作中にレジスタ
47にロードする瞬間は第４図の「ロード・データ・アウ
ト」波形によつて表わされている。矢印によつて示した
ように、各作動可能パルスの負に向う縁即ち後縁がその
時バツフア31の出力に現われるデータ・ワードをレジス
タ47にロードする働きをする。これ等のロードの瞬間は
AND回路52によつて決定される。AND回路52はレジスタ47
のロード端子を駆動し、その入力の１つとしてローデイ
ングの瞬間を制御する作動可能（RDY）信号を受取る。

フリツプ・フロツプ57によつて発生するDSEL信号の重要
な機能はバツフア・アドレス・カウンタ32をインクレメ
ント（INC）して、バツフア31中の次のデータ・ワード
位置をアクセスさせることである。このDSEL信号はOR回
路34を介して、カウンタ32のインクレメント（INC）端
子に供給される。この入力端子の中空の円によつて示し
たように、DSEL信号の後縁が１カウントだけインクレメ
ントするのに使用される。インクレメントの各瞬間は第
４図のINCカウント波形上の矢印によつて表わされる。

システムメモリへの書き込み動作に関してバッファ31中
に４つのデータワードがすでにマイクロプロセッサ25に
よってロードされている状況を仮定する。さらにマイク
ロプロセツサがカウンタ32を０にセツトしているものと
する。このゼロ・カウントはバツフア31中の最初のワー
ドのワード位置をアクセスし、この内容をレジスタ47に
格納する。データ・サイクルの開始時に生ずる作動可能
パルスの後縁はこの最初のデータ・ワードをレジスタ47
にロードし、カウンタ32はこの同一のデータ・サイクル
中に生ずるDSELパルスの後縁によつてインクレメントす
る。カウント32は次にバツフア31中の第２のワード位置
をアクセスし、第２のデータ・ワードをレジスタ47にロ
ードに可能にする。第２のデータ・ワードのロード後
に、カウンタ32は再びインクレメントされバツフア31中
の第３のデータ・ワードをアクセスする。このように、
DSELパルスの後縁はカウンタ32をインクレメントし、最
後にすべてで４つのデータ・ワードがアクセスされてシ
ステム・メモリ装置に送られる。カウンタ32のDSELイン
クレメントは又システム・メモリ読取り動作にも与えら
れる。この場合、インクレメントは第３図のI/O制御装
置によつて受取られる相継ぐデータ・ワードをバツフア
31の相継ぐ位置に記憶させる。

本発明に従い、第３図のI/O制御装置はさらに第１の論
理装置（パケツト転送制御装置）に結合され、システム
・メモリ・ライン・サイズ信号に応答して、各パケツト
とともに転送されるデータ・ワードの数を制限し、転送
されるデータ・ワードの数がシステム・メモリ装置のラ
イン・サイズを越えないようにする第２の論理装置（本
明細書では特にパケツト・サイズ調節装置）を含む。こ
のパケツト・サイズ調節装置はバス制御装置13によつて
与えられるシステム・メモリ・ライン・サイズ信号を受
取る解読回路70を含む。さらに、解読装置70の入力端子
は個別の受信装置回路71及び72を介して第１図のLLI0及
びLLI1信号線の夫々に結合されている。これ等の信号線
は複数ビツトの２進符号化ライン・サイズ信号は形成す
るビツト信号を与える。解読装置70をこのライン・サイ
ズ信号に解読して、種々の出力線73−76の唯１つをアク
チベートする。線73はLL1の符号が１ワードのライン・
サイズを示す時にアクチベートされる。出力線74はLLI
の符号が２ワードのライン・サイズを示す時に、活動化
される。出力線75はLLIの符号が４ワードのライン・サ
イズを示す時にアクチベートされる。出力線76はLLIが
８ワードのライン・サイズを示す時にアクチベートされ
る。

パケツト・サイズ調節装置はメモリ・システムのライン
・サイズをバツフア・アドレス・カウンタ32中の値と比
較するための装置を含む。この比較装置はAND回路77、7
8、79及び80の組より成る。解読装置出力線73−76の各
々はこれ等のAND回路77−80の異なる１つに接続されて
いる。第１のAND回路77を除き、これ等のAND回路の入力
にはバツフア・アドレス・カウンタ32の出力線の１つも
しくは２以上が接続される。DSELフリツプ・フロツプ57
によつて発生されるデータ選択（DSEL）信号がAND回路7
7−80の各々に供給される。このことは比較機能がDSEL
パルスがオンの間にイネーブルされるだけであることを
意味する。AND回路77−80の出力はOR回路81の同じ番号
の入力に接続される。

OR回路81の出力に現われる信号はデータ終り（DEND）信
号と呼ばれる。DEND信号の出現はパケツトの終りに達し
たことを意味する。このことはDEND信号がAND回路77−8
0の１つから得られ、転送がメモリのライン境界で開始
するならば、転送されたデータ・ワードの数がシステム
・メモリのライン・サイズに等しくなつたことを意味す
る。いう迄もなく、このDEND信号は現在のパケツトのた
めのパケツト転送動作を終らせるのに使用される。第２
図もしくは第４図から明らかなように、このDENDパルス
は各パケツトの最後DSELパルスと時間的に一致する。

システム・メモリ・ライン・サイズが１ワードの値を有
する時には、解読装置の出力線73が活動化され、AND回
路77がアドレス・レジスタ30中のアドレス・ワードの転
送に続く、最初に発生したDSELパルスのためのDEND信号
を発生する。この場合はバツフア・アドレス・カウンタ
32中のカウンタ値を参照する必要はない。それはDSELパ
ルスの発生が１つのデータ・ワードが転送されつつある
ことを示しているからである。

システム・メモリ・ライン・サイズ値が２ワードの場合
には、解読装置の出力線74がアクチベートされ、AND回
路78がバツフア・アドレス・カウンタ中のカウントが第
２のデータ・ワードが転送されつつあることを示す時に
DEND出力パルスを発生する。もしライン・サイズが４ワ
ードの時は、AND回路79が、第４のデータ・ワードが転
送されつつある時にDENDパルスを発生する。ライン・サ
イズが８ワードの時は、AND回路80が第８のデータ・ワ
ードが転送されつつあるある時にDENDパルスを発生す
る。

DENDパルスはワード・カウンタ82によつても発生され
る。これは例えば、全パケツト未満のワードを転送した
い時に有用である。例えば、システム・メモリのライン
・サイズは４ワードであるが、I/O制御装置はわずか２
個の転送すべきデータ・ワードを有するものと仮定す
る。この場合には、ワード・カウンタ82にカウント値１
をロードして、各DSELパルスの後縁によつてデクレメン
トする。従つて、カウンタ82は最初のDSELパルスの終り
に０にデクレメントする。この０値はAND回路83に印加
される出力信号を発生し、次に発生するDSELパルス（第
２のDSELパルス）によつてAND回路83はDENDパルスを発
生し、このバルスがOR回路81に印加される。フリツプ・
フロツプ回路84は数値がワード・カウンタにロードされ
ない時にAND回路83がDEND信号を発生するのを防止す
る。フリツプ・フロツプ回路84はワード・カウンタ82が
ロードされた時にセツト状態に置かれ、AND回路83によ
つて発生する出力パルスの後縁によつてリセツトされ
る。フリツプ・フロツプ84がリセツト状態になると、AN
D回路83は使用不能化される。

OR回路81の出力に発生するDEND信号はバス制御装置13に
供給され、データ・パケツトの終りに知らせる。この動
作は駆動回路85及びシステム・バス14中のDEND信号線86
によつて達成され、駆動装置85の出力によつて信号86に
接続される。OR回路81の出力DEND信号は肯定応答フリツ
プ・フロツプ40のリセツト端子にも供給される。DEND信
号の負に向うもしくは後縁はACKフリツプ・フロツプ40
をリセツトする。これによつて第３図のI/O制御装置は
データ転送の目的に関する限り、データ・バス14から切
断される。DEND信号は又マイクロプロセツサ・バス28に
よつてマイクロプロセツサ25に供給され、これにパケツ
ト転送が完了したことを告げる。

他のデータ・パケツトを転送するためには、第３図のI/
O制御装置は再び要求線38をアクチベートして、ACK線42
上に肯定応答信号を待たなければならない。換言する
と、上述の形式の要求／肯定応答動作はデータ・パケツ
トを第３図のI/O制御装置から第１図のシステム・メモ
リ装置へもしくはこの逆に転送したい度毎に繰返され
る。

第３図のI/O制御装置は又I/O制御装置から指令ワードバ
ス制御装置13に転送し、バス制御装置13から第３図の制
御装置にステータス・ワードを転送する装置を含む。こ
の目的のために、第３図のI/O制御装置はマルチプレク
サ89に結合された指令レジスタ87及びステータス・レジ
スタ88を含む。マルチプレクサ89は次に駆動装置／受信
装置回路90を介して指令／ステータス（C/S）バス91に
結合される。C/Sバス91はシステム・バス14の一部であ
る。第４図に示したように指令ワードは各パケツトのア
ドレス・サイクル中にバス制御装置13に送られる。さら
に第４図に示したように、ステータス・ワードはバス制
御装置13からパケツトの各データ・サイクル中に受取ら
れる。

指令レジスタ87はマイクロプロセツサ・バス28を介して
マイクロプロセツサ25から並列にロードされる。パケツ
トのアドレス・サイクル中に、指令レジスタ87中の指令
ワードはマルチプレクサ89及び駆動装置／受信装置回路
90中の駆動装置回路によつてC/Sバス91に供給される。A
SEL信号はマルチプレクサ89を指令レジスタ87に切換
え、この期間中に駆動装置／受信装置回路90の駆動装置
部分をアクチベートする。パケツトの各データ・サイク
ル中は、駆動装置／受信装置回路90の受信装置部分が活
動化され、マルチプレクサ89はステータス・レジスタ88
に切換えられる。各導入ステータス・ワードにロードさ
れAND回路92によつて与えられるロード信号によつてス
テータス・レジスタ88にロードされる。このAND回路92
はDSELパルスによつてイネーブルされ、作動可能信号の
前縁がステータス・レジスタ88のロードを開始する。レ
ジスタ88中のステータス・ワードはバス28を介してマイ
クロプロセツサ25に利用可能なる。

第３図のI/O制御装置に関連するI/O装置はこのI/O装置
をI/O制御装置中に存在する駆動装置／受信装置回路97
へ接続することによつて結合される。

上述のパケツト・サイズ調節機構の主目的はパケツト当
りのデータ・ワードの数を制御してパケツト当りの数が
システム・メモリ装置11のライン・サイズを越えないよ
うにすることである。例えば、システム・メモリ装置11
のライン・サイズを４ワードとし、第３図のI/O制御装
置の正規のデータ転送サイズをパケツト当り８ワードと
する。さらに転送動作はシステム・メモリ装置への書込
み動作とし、システム・メモリ装置11の開始アドレスは
システム・メモリのライン・アドレス境界に対応するも
のとする。この場合マイクロプロセツサ25は８個のデー
タ・ワードをバツフア31にロードする。バツフア・アド
レス・カウンタ32を最初０のカウントにセツトする。こ
の後上述のように１時に１データ・ワードをバツフア31
からA/Dバス43に転送して、各データ・ワードが転送さ
れるたびにバツフア・アドレス・カウンタ32を１カウン
トだけインクレメントするようにしてデータ転送動作が
進行する。仮定した４ワードのメモリ・ライン・サイズ
の場合は、ライン・レングス表示信号はLLI0及びLLI1が
解読装置70の４ワード出力線75をアクチベートする。デ
ータ転送はバツフア・アドレス・カウンタ32中のカウン
トが第４のデータ・バイトが転送されつつあることを意
味する011の２進カウントになる迄続けられる。これに
よつてバツフア・アドレス・カウンタ32の出力からAND
回路79に至る２本の信号線93及び94をアクチベートす
る。解読装置70から４つのワード出力線75も上述のよう
にアクチベートされているので、AND回路79は第４のデ
ータ・ワードの転送中に生ずるDSELパルスによつて出力
信号を発生する。この信号はOR回路81に供給され、その
出力線上にDEND（データ終り）を発生する。これによつ
てパケツト転送動作は終了し、第３図のI/O制御装置をA
/Dバス43から切断する。残つた４データ・ワードを転送
するためには第３図のI/O制御装置は再びシステム・バ
スの使用を要求し、ACK線42上に新らしい肯定応答信号
の受取りを待つ。このようにしてパケツト・サイズはパ
ケツト当り４つのデータ・ワードを越えないように制限
する。

第３図に示したI/O制御装置はパケツト当りデータ・ワ
ード数を制限し、システム・メモリ装置ライン・アドレ
ス境界にまたがらない。もしパケツト転送がシステム・
メモリのライン内で開始して、ライン境界に向かつてイ
ンクレメントされる時は第３図のI/O制御装置はパケツ
トの転送を終了し、自分自身をシステム・バスから切断
する。もし転送すべきデータが残つた時は、第３図のI/
O制御装置は新らしいシステム要求を発生して新らしい
パケツトの転送を開始する。一度パケツトがシステムの
両ライン境界と整列すると、第３図はI/O制御装置はシ
ステム・メモリのライン・サイズに等しいか、これ未満
の全パケツトを転送したことになる。

上述のように、正規のパケツト・サイズがLLIライン・
レングス表示信号によつて示されるサイズよりも大きい
I/O制御装置はシステム・メモリのライン・サイズ値に
到達する度に自分自身を切断し、新らしいシステム・バ
ス要求を発生しなければならない。この動作はシステム
・メモリのライン境界をまたがないように行われる。各
新らしいパケツトがライン境界で開始する限り、パケツ
ト・サイズがメモリ・ユニツト・ライン・サイズを越え
ないように制限され、次のライン境界は自動的に越えら
れることがない。

パケツト転送が中央で開始して、開始点で開始しない時
は興味あることが生ずる。この場合は、バツフア・アド
レス・カウンタは最初０にリセツトされず、システム・
メモリ・アドレス・レジスタ30にロードされるのと同
じ、低い値のアドレス・ビツトがロードされる。この値
はアドレス・レジスタ30に対して与えられるのと同じメ
モリ・ライン境界のオフセツトを与える。この結果、DE
NDデータ終り信号はバツフア・アドレス・カウンタ32が
次のメモリ装置ライン境界迄インクレメントする時に発
生する。従つて、AND回路77−80によつて与えられる比
較動作はバツフア・アドレス・カウンタ32に最初メモリ
装置アドレス・レジスタ30に与えられるのと同じアドレ
ス・オフセツトが与えられる限りライン境界の交差が防
止される。

転送すべき残りのデータ・ワードの数が全パケツト未満
である場合も興味ある事柄が生ずる。例えばライン・レ
ングス表示信号によつて許容されるパケツト・サイズが
４ワードであるが、唯２つのデータ・ワードの転送が残
つているものとする。システムは勿論上述のように動作
が許され、４ワード・パケツトを転送するに必要なすべ
てのステツプが行われる。この場合最後の２つのワード
は有効なデータを含まないという意味でブランク・ワー
ドが送られる。このことは若干時間を要することであ
る。

このような非効率性はワード・カウンタ82によつて除去
される。データ転送セツシヨンのための予備セツトアツ
プの一部として、ワード・カウンタ82はその後データ・
ワードが転送される度にインクレメントされる。カウン
タ82中のカウントが０の値に達する時、AND回路83は最
後に転送されるデータ・ワードのためのDSEL信号によつ
てDENDデータ終り信号を発生する。上述のように、これ
によつてパケツト転送動作が終了して、第３図のシステ
ム・バスからI/O制御装置を切断する。従つて、上述の
実施例の場合に、AND回路79がDEND信号を発生する準備
状態にある前に最後のデータ・ワードが転送されつつあ
る時には、このDEND信号はワード・カウンタ82及びAND
回路83によつて発生される。

I/O制御装置の正規の動作におけるデータ転送サイズ
（パケツト当りのデータ・ワード）がシステム・メモリ
のライン・サイズ未満である場合についても考慮してお
かなければならない。仮えば、第３図のI/O制御装置の
正規の動作が２ワードのデータ・パケツトを転送するも
のであり、システム・メモリ・ライン・サイズが４ワー
ドであると仮定する。動作の１モードでは、この２ワー
ドI/O制御装置は２ワードのデータ・パケツトの転送を
続ける。この動作はパケツト転送要求を発生すべき時に
バツフア・アドレス・カウンタ32及びデータ・ワード・
バツフア31を２ワード転送のために準備される。この準
備はバツフア・アドレス・カウンタを０でなく２の初期
カウントにすることによつて達成される。これによつて
第２のデータ・ワードが転送される時に所望のDENDデー
タ終了信号が発生される。

データ・ワード・バツフア31のサイズが十分大きい場合
には、より効率的な動作モードが可能になり、I/O制御
装置は２ワード・パケツトでなく４ワード・パケツトが
転送出来る。この場合は、LLIライン・レングス表示信
号はマイクロプロセツサ・バス28に含められる線95及び
96によつてマイクロプロセツサ25に供給される。従つて
マイクロプロセツサ25はシステム・メモリのライン・サ
イズを知り、データ・ワード・バツフア31及びバツフア
・アドレス・カウンタ32を操作してこのシステム・メモ
リのライン・サイズと一致させることが出来る。システ
ム・メモリの書込み動作の場合には、例えば、マイクロ
プロセツサ25はワード・バツフア31にLLIライン・レン
グス表示信号によつて示された適当なワード数をロード
し、バツフア・アドレス・カウンタ32を０にリセツト
し、パケツトはライン境界で開始するものとする。この
動作モードの場合は、I/O制御装置は自動的にLLIライン
・レングス表示信号によつて表示されるシステム・メモ
リ・ライン・サイズに自身を適合させる。

F.発明の効果以上のように、本発明によれば、所与のパケツト転送型
I/O制御装置を、メモリ装置のライン・サイズが異なる
データ処理システムとともに使用可能にする新規な機構
が与えられる。

【図面の簡単な説明】

第１図は本発明に従つて構成されるデータ処理システム
の概略的ブロツク図である。第２図は第１図の実施例の
動作を説明するタイミング図である。第３図は第１図の
I/O制御装置の内部構造の詳細を示した概略的なブロツ
ク図である。第４図は第３図のI/O制御装置の動作を説
明するタイミング図である。 10……上位プロセツサ、11……主メモリ装置、12……プ
ロセツサ・バス、13……バス制御装置、14……システム
・バス、15、16、17、18……I/O制御装置、19、20、2
1、22……I/O装置。

Claims

【特許請求の範囲】

【請求項１】I/O制御装置をシステム・メモリ装置に結
合するシステム・バスとI/O制御装置に対して上記シス
テム・メモリ装置のライン・サイズを指示するライン・
サイズ信号を供給する手段を有するデータ処理システム
であって、上記I/O制御装置が、システム・メモリ装置の開始アドレスを保持するレジス
タ手段と、複数のデータ・ワードを保持するためのバッファ手段
と、上記レジスタ手段及び上記バッファ手段に結合してお
り、保持された開始アドレスを上記レジスタより上記シ
ステム・バスに対して転送し、および、上記システム・
バスと上記バッファ手段間において複数のデータ・ワー
ドを直列かつ連続的に転送する第１の論理手段と、上記第１の論理手段に連結しており、上記ライン・サイ
ズ信号を解読し、転送される上記複数のデータ・ワード
の数を上記解読されたライン・サイズ信号のライン・サ
イズに応じて制限する第２の論理手段と、を具備するデータ処理システム。
【請求項２】転送された上記データ・ワードの数をカウ
ントするカウンタ手段を含み、上記第２の論理手段は上
記カウンタと協働し、上記連続して転送された上記デー
タ・ワードの数が上記システムメモリの上記ライン・サ
イズと等しくなった場合は、転送終了を示す信号を供給
すること、を特徴とした請求項１のデータ処理システム。