JPH0316805B2 - - Google Patents
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- Publication number
- JPH0316805B2 JPH0316805B2 JP31179686A JP31179686A JPH0316805B2 JP H0316805 B2 JPH0316805 B2 JP H0316805B2 JP 31179686 A JP31179686 A JP 31179686A JP 31179686 A JP31179686 A JP 31179686A JP H0316805 B2 JPH0316805 B2 JP H0316805B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- flip
- flop
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイナリカウンタに関するものであ
り、詳しくは、複数ｎ桁の計数値2nの任意の注目
ビツトを高速、高精度で読み取ることができるバ
イナリカウンタを提供するものである。
り、詳しくは、複数ｎ桁の計数値2nの任意の注目
ビツトを高速、高精度で読み取ることができるバ
イナリカウンタを提供するものである。
（従来の技術）
複数ｎ桁の計数値2nを読み取ることができるバ
イナリカウンタには、大きくわけて、 非同期カウンタ 同期直列キヤリーカウンタ 同期並列キヤリーカウンタ の３つがある。
イナリカウンタには、大きくわけて、 非同期カウンタ 同期直列キヤリーカウンタ 同期並列キヤリーカウンタ の３つがある。
これら３つのカウンタについて、23＝８をカウ
ントする例について説明する。
ントする例について説明する。
非同期カウンタ
第５図は非同期カウンタのブロツク図であり、
第６図はその動作を説明するためのタイミングチ
ヤートである。第５図において、初段のフリツプ
フロツプFF0のクロツク端子には第６図ａに示す
ようなクロツクCLKが加えられている。フリツ
プフロツプFF0の出力端子Ｑから出力される第６
図ｂに示すQ0は外部に出力されるとともに次段
のフリツプフロツプFF1のクロツク端子にクロツ
クとして加えられ、フリツプフロツプFF1の出力
端子Ｑから出力される第６図ｃに示すQ1は外部
に出力されるとともに次段のフリツプフロツプ
FF2のクロツク端子にクロツクとして加えられ、
フリツプフロツプFF2の出力端子Ｑから出力され
る第６図ｄに示すQ2は外部に出力されるととも
に次段のフリツプフロツプFF3のクロツク端子に
クロツクとして加えられ、フリツプフロツプFF3
の出力端子Ｑから出力される第６図ｅに示すQ3
は外部に出力されることになる。そして、各フリ
ツプフロツプFF0〜FF3のＴ端子には入力信号Sio
が並列に加えられている。
第６図はその動作を説明するためのタイミングチ
ヤートである。第５図において、初段のフリツプ
フロツプFF0のクロツク端子には第６図ａに示す
ようなクロツクCLKが加えられている。フリツ
プフロツプFF0の出力端子Ｑから出力される第６
図ｂに示すQ0は外部に出力されるとともに次段
のフリツプフロツプFF1のクロツク端子にクロツ
クとして加えられ、フリツプフロツプFF1の出力
端子Ｑから出力される第６図ｃに示すQ1は外部
に出力されるとともに次段のフリツプフロツプ
FF2のクロツク端子にクロツクとして加えられ、
フリツプフロツプFF2の出力端子Ｑから出力され
る第６図ｄに示すQ2は外部に出力されるととも
に次段のフリツプフロツプFF3のクロツク端子に
クロツクとして加えられ、フリツプフロツプFF3
の出力端子Ｑから出力される第６図ｅに示すQ3
は外部に出力されることになる。そして、各フリ
ツプフロツプFF0〜FF3のＴ端子には入力信号Sio
が並列に加えられている。
このように構成することにより、フリツプフロ
ツプFF0から20の計数値が出力され、フリツプフ
ロツプFF1から21の計数値が出力され、フリツプ
フロツプFF2から22の計数値が出力され、フリツ
プフロツプFF3から23の計数値が出力されること
になる。
ツプFF0から20の計数値が出力され、フリツプフ
ロツプFF1から21の計数値が出力され、フリツプ
フロツプFF2から22の計数値が出力され、フリツ
プフロツプFF3から23の計数値が出力されること
になる。
同期直列キヤリーカウンタ
第７図は同期直列キヤリーカウンタのブロツク
図であり、第８図はその動作を説明するためのタ
イミングチヤートである。第７図において、入力
信号Sioは初段のフリツプフロツプFF0のＴ端子に
加えられるとともにアンドゲートAG1の一方の入
力端子に加えられている。フリツプフロツプFF0
の出力端子Ｑから出力される第８図ｂに示すQ0
は外部に出力されるとともにアンドゲートAG1の
他方の入力端子に加えられている。第８図ｃに示
すアンドゲートAG1の出力信号IN1は次段のフリ
ツプフロツプFF1のＴ端子に加えられるとともに
アンドゲートAG2の一方の入力端子に加えられ、
フリツプフロツプFF1の出力端子Ｑから出力され
るQ1は外部に出力されるとともにアンドゲート
AG2の他方の入力端子に加えられている。第８図
ｄに示すアンドゲートAG2の出力信号IN2は次段
のフリツプフロツプFF2のＴ端子に加えられると
ともにアンドゲートAG3の一方の入力端子に加え
られ、フリツプフロツプFF2の出力端子Ｑから出
力されるQ2は外部に出力されるとともにアンド
ゲートAG3の他方の入力端子に加えられている。
第８図ｅに示すアンドゲートAG3の出力信号IN3
は次段のフリツプフロツプFF3のＴ端子に加えら
れている。このフリツプフロツプFF3の出力端子
Ｑから出力される第８図ｆに示すQ3は外部に出
力されることになる。そして、各フリツプフロツ
プFF0〜FF3のクロツク端子には第８図ａに示す
クロツクCLKが並列に加えられている。
図であり、第８図はその動作を説明するためのタ
イミングチヤートである。第７図において、入力
信号Sioは初段のフリツプフロツプFF0のＴ端子に
加えられるとともにアンドゲートAG1の一方の入
力端子に加えられている。フリツプフロツプFF0
の出力端子Ｑから出力される第８図ｂに示すQ0
は外部に出力されるとともにアンドゲートAG1の
他方の入力端子に加えられている。第８図ｃに示
すアンドゲートAG1の出力信号IN1は次段のフリ
ツプフロツプFF1のＴ端子に加えられるとともに
アンドゲートAG2の一方の入力端子に加えられ、
フリツプフロツプFF1の出力端子Ｑから出力され
るQ1は外部に出力されるとともにアンドゲート
AG2の他方の入力端子に加えられている。第８図
ｄに示すアンドゲートAG2の出力信号IN2は次段
のフリツプフロツプFF2のＴ端子に加えられると
ともにアンドゲートAG3の一方の入力端子に加え
られ、フリツプフロツプFF2の出力端子Ｑから出
力されるQ2は外部に出力されるとともにアンド
ゲートAG3の他方の入力端子に加えられている。
第８図ｅに示すアンドゲートAG3の出力信号IN3
は次段のフリツプフロツプFF3のＴ端子に加えら
れている。このフリツプフロツプFF3の出力端子
Ｑから出力される第８図ｆに示すQ3は外部に出
力されることになる。そして、各フリツプフロツ
プFF0〜FF3のクロツク端子には第８図ａに示す
クロツクCLKが並列に加えられている。
このように構成することにより、第５図と同様
に、フリツプフロツプFF0から20の計数値が出力
され、フリツプフロツプFF1から21の計数値が出
力され、フリツプフロツプFF2から22の計数値が
出力され、フリツプフロツプFF3から23の計数値
が出力されることになる。
に、フリツプフロツプFF0から20の計数値が出力
され、フリツプフロツプFF1から21の計数値が出
力され、フリツプフロツプFF2から22の計数値が
出力され、フリツプフロツプFF3から23の計数値
が出力されることになる。
同期並列キヤリーカウンタ
第９図は同期並列キヤリーカウンタのブロツク
図であり、第１０図はその動作を説明するための
タイミングチヤートである。第９図において、入
力信号Sioは初段のフリツプフロツプFF0のＴ端子
に加えられている。フリツプフロツプFF0の出力
端子Ｑから出力される第１０図ｂに示すQ0は外
部に出力されるとともにアンドゲートAG1を介し
てフリツプフロツプFF1のＴ端子に加えられ、ア
ンドゲートAG2を介してフリツプフロツプFF2の
Ｔ端子に加えられ、アンドゲートAG3を介してフ
リツプフロツプFF3のＴ端子に加えられている。
フリツプフロツプFF1の出力端子Ｑから出力され
るQ1は外部に出力されるとともにアンドゲート
AG2を介してフリツプフロツプFF2のＴ端子に加
えられ、アンドゲートAG3を介してフリツプフロ
ツプFF3のＴ端子に加えられている。フリツプフ
ロツプFF2の出力端子Ｑから出力されるQ2は外部
に出力されるとともにアンドゲートAG3を介して
フリツプフロツプFF3のＴ端子に加えられてい
る。フリツプフロツプFF3の出力端子Ｑから出力
される第１０図ｆに示すQ3は外部に出力される
ことになる。そして、各フリツプフロツプFF0〜
FF3のクロツク端子には第１０図ｆに示すクロツ
クCLKが並列に加えられている。これにより、
フリツプフロツプFF1のＴ端子にはフリツプフロ
ツプFF0の出力Q0が第１０図ｃに示すアンドゲー
トAG1の出力信号IN1として加えられ、フリツプ
フロツプFF2のＴ端子にはフリツプフロツプFF0
の出力Q0およびフリツプフロツプFF1の出力Q1
の論理積が第１０図ｄに示すアンドゲートAG2の
出力信号IN2として加えられ、フリツプフロツプ
FF3のＴ端子にはフリツプフロツプFF0の出力
Q0、フリツプフロツプFF1の出力Q1およびフリ
ツプフロツプFF2の出力Q2の論理積が第１０図ｅ
に示すアンドゲートAG3の出力信号IN3として加
えられることになる。
図であり、第１０図はその動作を説明するための
タイミングチヤートである。第９図において、入
力信号Sioは初段のフリツプフロツプFF0のＴ端子
に加えられている。フリツプフロツプFF0の出力
端子Ｑから出力される第１０図ｂに示すQ0は外
部に出力されるとともにアンドゲートAG1を介し
てフリツプフロツプFF1のＴ端子に加えられ、ア
ンドゲートAG2を介してフリツプフロツプFF2の
Ｔ端子に加えられ、アンドゲートAG3を介してフ
リツプフロツプFF3のＴ端子に加えられている。
フリツプフロツプFF1の出力端子Ｑから出力され
るQ1は外部に出力されるとともにアンドゲート
AG2を介してフリツプフロツプFF2のＴ端子に加
えられ、アンドゲートAG3を介してフリツプフロ
ツプFF3のＴ端子に加えられている。フリツプフ
ロツプFF2の出力端子Ｑから出力されるQ2は外部
に出力されるとともにアンドゲートAG3を介して
フリツプフロツプFF3のＴ端子に加えられてい
る。フリツプフロツプFF3の出力端子Ｑから出力
される第１０図ｆに示すQ3は外部に出力される
ことになる。そして、各フリツプフロツプFF0〜
FF3のクロツク端子には第１０図ｆに示すクロツ
クCLKが並列に加えられている。これにより、
フリツプフロツプFF1のＴ端子にはフリツプフロ
ツプFF0の出力Q0が第１０図ｃに示すアンドゲー
トAG1の出力信号IN1として加えられ、フリツプ
フロツプFF2のＴ端子にはフリツプフロツプFF0
の出力Q0およびフリツプフロツプFF1の出力Q1
の論理積が第１０図ｄに示すアンドゲートAG2の
出力信号IN2として加えられ、フリツプフロツプ
FF3のＴ端子にはフリツプフロツプFF0の出力
Q0、フリツプフロツプFF1の出力Q1およびフリ
ツプフロツプFF2の出力Q2の論理積が第１０図ｅ
に示すアンドゲートAG3の出力信号IN3として加
えられることになる。
このように構成することにより、第５図および
第７図と同様に、フリツプフロツプFF0から20の
計数値が出力され、フリツプフロツプFF1から21
の計数値が出力され、フリツプフロツプFF2から
22の計数値が出力され、フリツプフロツプFF3か
ら23の計数値が出力されることになる。
第７図と同様に、フリツプフロツプFF0から20の
計数値が出力され、フリツプフロツプFF1から21
の計数値が出力され、フリツプフロツプFF2から
22の計数値が出力され、フリツプフロツプFF3か
ら23の計数値が出力されることになる。
（発明が解決しようとする問題点）
しかし、第５図の非同期カウンタによれば、各
フリツプフロツプFF0〜FF3はそれぞれプロパゲ
ーシヨンデイレーtF-Fを持つていることから第６
図ｂ〜ｅに示すようにａに示すクロツクCLKに
対してフリツプフロツプ１段毎にtF-Fのカウント
動作の遅れが積算されることになり、多段接続時
には高精度の計数値検出が行えなくなる。
フリツプフロツプFF0〜FF3はそれぞれプロパゲ
ーシヨンデイレーtF-Fを持つていることから第６
図ｂ〜ｅに示すようにａに示すクロツクCLKに
対してフリツプフロツプ１段毎にtF-Fのカウント
動作の遅れが積算されることになり、多段接続時
には高精度の計数値検出が行えなくなる。
また、第７図の同期直列キヤリーカウンタによ
れば、最終段のフリツプフロツプFF3のQ3出力の
第８図ａに示すクロツクCLKに対する遅れは第
８図ｆに示すようにtF-F×１になるものの、各ア
ンドゲートAG1〜AG3もプロパゲーシヨンデイレ
ーtGを持つていることから、各アンドゲートAG1
〜AG3の出力信号IN1〜IN3は第８図ｃ〜ｅに示
すようにtF-Fにアンドゲート１段毎にtGの遅れが
加算されることになり、アンドゲートをｎ段接続
した場合のデイレーntGとtF-Fの和がクロツク
CLKの周期よりも大きくなるとカウンタは正常
動作をしなくなる。これが、動作の上限周波数と
いえる。
れば、最終段のフリツプフロツプFF3のQ3出力の
第８図ａに示すクロツクCLKに対する遅れは第
８図ｆに示すようにtF-F×１になるものの、各ア
ンドゲートAG1〜AG3もプロパゲーシヨンデイレ
ーtGを持つていることから、各アンドゲートAG1
〜AG3の出力信号IN1〜IN3は第８図ｃ〜ｅに示
すようにtF-Fにアンドゲート１段毎にtGの遅れが
加算されることになり、アンドゲートをｎ段接続
した場合のデイレーntGとtF-Fの和がクロツク
CLKの周期よりも大きくなるとカウンタは正常
動作をしなくなる。これが、動作の上限周波数と
いえる。
さらに、第９図の同期並列キヤリーカウンタに
よれば、第１０図ｆに示すように最終段のフリツ
プフロツプFF3のQ3出力のクロツクCLKに対す
る遅れはtF-F×１になり、各アンドゲートAG1〜
AG3の出力信号IN1〜IN3は第１０図ｃ〜ｅに示
すようにtF-Fアンドゲート１段の遅れtGが加算さ
れるのみでアンドゲートAG3の出力信号IN3は第
１０図ａに示すクロツクCLKに対してtF-F＋tG遅
れることになり３種類の中で最も速い動作速度が
得られる。しかしながら、回路構成は最も複雑に
なり、回路規模も大きくなつてしまう。
よれば、第１０図ｆに示すように最終段のフリツ
プフロツプFF3のQ3出力のクロツクCLKに対す
る遅れはtF-F×１になり、各アンドゲートAG1〜
AG3の出力信号IN1〜IN3は第１０図ｃ〜ｅに示
すようにtF-Fアンドゲート１段の遅れtGが加算さ
れるのみでアンドゲートAG3の出力信号IN3は第
１０図ａに示すクロツクCLKに対してtF-F＋tG遅
れることになり３種類の中で最も速い動作速度が
得られる。しかしながら、回路構成は最も複雑に
なり、回路規模も大きくなつてしまう。
本発明は、これら非同期カウンタおよび同期カ
ウンタの欠点に着目したものであつて、その目的
は、複数ｎ桁の計数値2nの任意の注目ビツトを高
速、高精度で読み取ることができるバイナリカウ
ンタを提供することにある。
ウンタの欠点に着目したものであつて、その目的
は、複数ｎ桁の計数値2nの任意の注目ビツトを高
速、高精度で読み取ることができるバイナリカウ
ンタを提供することにある。
（問題点を解決するための手段）
本発明のバイナリカウンタは、
基準クロツクに従つて下位ビツト部分を計数す
る同期カウンタと、 この同期カウンタの最上位ビツトをクロツクに
して上位ビツト部分を計数する第１の非同期カウ
ンタと、 前記同期カウンタの最上位ビツトをクロツクに
して第１の非同期カウンタよりも1/2周期速いタ
イミングで上位ビツト部分を計数する第２の非同
期カウンタと、 前記同期カウンタの全出力ビツトの論理積出力
と第２の非同期カウンタの注目ビツトとの論理積
を求めるアンドゲートと、 基準クロツクに従つてこのアンドゲートの出力
信号に応じたデジタル信号を出力するフリツプフ
ロツプ、 とで構成されたことを特徴とする。
る同期カウンタと、 この同期カウンタの最上位ビツトをクロツクに
して上位ビツト部分を計数する第１の非同期カウ
ンタと、 前記同期カウンタの最上位ビツトをクロツクに
して第１の非同期カウンタよりも1/2周期速いタ
イミングで上位ビツト部分を計数する第２の非同
期カウンタと、 前記同期カウンタの全出力ビツトの論理積出力
と第２の非同期カウンタの注目ビツトとの論理積
を求めるアンドゲートと、 基準クロツクに従つてこのアンドゲートの出力
信号に応じたデジタル信号を出力するフリツプフ
ロツプ、 とで構成されたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク図
である。第１図において、１は基準クロツク
CLKに従つて下位ビツト部分Q0，Q1を計数する
同期カウンタである。なお、この同期カウンタ１
からは、出力ビツトQ0，Q1の論理積出力T.Cも
出力されている。この論理積出力T.Cは、桁上が
りをすると立ち下がりエツジを出力する。この同
期カウンタ１の内部フリツプフロツプのプロパゲ
ーシヨンデイレーはtF-Fとし、内部アンドゲート
のプロパゲーシヨンデイレーはtgとする。２はこ
の同期カウンタ１の最上位ビツトQ1をクロツク
にして上位ビツト部分Q2，Q3を計数する第１の
非同期カウンタ、３は前記同期カウンタ１の最上
位ビツトQ1をクロツクにして第１の非同期カウ
ンタ２よりも1/2周期速いタイミングで上位ビツ
ト部分Q2′，Q3′を計数する第２の非同期カウンタ
である。これら各非同期カウンタ２，３の内部フ
リツプフロツプのプロパゲーシヨンデイレーは
TF-Fとする。本実施例では、これら各非同期カ
ウンタ２，３は負論理で動作するものとし、第１
の非同期カウンタ２には同期カウンタ１の最上位
ビツトQ1をそのままクロツクとして加え、第２
の非同期カウンタ３には同期カウンタ１の最上位
ビツトQ1をインバータ４で反転してクロツクと
して加えている。５は前記同期カウンタ１の全出
力ビツトの論理積出力T.Cと第２の非同期カウン
タ３の注目ビツト（本実施例ではQ3′）との論理
積Dioを求めるアンドゲートである。６は基準ク
ロツクCLKに従つてこのアンドゲート５の出力
信号Dioに応じたデジタル信号OUTを出力するフ
リツプフロツプである。なお、インバータ４およ
びアンドゲート５のプロパゲーシヨンデイレーは
tgとし、フリツプフロツプ６のプロパゲーシヨン
デイレーはtF-Fとする。
である。第１図において、１は基準クロツク
CLKに従つて下位ビツト部分Q0，Q1を計数する
同期カウンタである。なお、この同期カウンタ１
からは、出力ビツトQ0，Q1の論理積出力T.Cも
出力されている。この論理積出力T.Cは、桁上が
りをすると立ち下がりエツジを出力する。この同
期カウンタ１の内部フリツプフロツプのプロパゲ
ーシヨンデイレーはtF-Fとし、内部アンドゲート
のプロパゲーシヨンデイレーはtgとする。２はこ
の同期カウンタ１の最上位ビツトQ1をクロツク
にして上位ビツト部分Q2，Q3を計数する第１の
非同期カウンタ、３は前記同期カウンタ１の最上
位ビツトQ1をクロツクにして第１の非同期カウ
ンタ２よりも1/2周期速いタイミングで上位ビツ
ト部分Q2′，Q3′を計数する第２の非同期カウンタ
である。これら各非同期カウンタ２，３の内部フ
リツプフロツプのプロパゲーシヨンデイレーは
TF-Fとする。本実施例では、これら各非同期カ
ウンタ２，３は負論理で動作するものとし、第１
の非同期カウンタ２には同期カウンタ１の最上位
ビツトQ1をそのままクロツクとして加え、第２
の非同期カウンタ３には同期カウンタ１の最上位
ビツトQ1をインバータ４で反転してクロツクと
して加えている。５は前記同期カウンタ１の全出
力ビツトの論理積出力T.Cと第２の非同期カウン
タ３の注目ビツト（本実施例ではQ3′）との論理
積Dioを求めるアンドゲートである。６は基準ク
ロツクCLKに従つてこのアンドゲート５の出力
信号Dioに応じたデジタル信号OUTを出力するフ
リツプフロツプである。なお、インバータ４およ
びアンドゲート５のプロパゲーシヨンデイレーは
tgとし、フリツプフロツプ６のプロパゲーシヨン
デイレーはtF-Fとする。
第２図は、このように構成された装置の動作を
説明するためのタイミングチヤートである。同期
カウンタ１から出力されるｂ，ｃに示す下位ビツ
トQ0，Q1のａに示すクロツクCLKに対するプロ
パゲーシヨンデイレーはそれぞれtF-Fとなる。こ
れに対し、第１の非同期カウンタ２から出力され
るｄに示す上位ビツトQ2のクロツクCLKに対す
るプロパゲーシヨンデイレーはtF-F＋TF-Fとな
り、ｅに示す上位ビツトQ3のクロツクCLKに対
するプロパゲーシヨンデイレーはtF-F＋TF-F×２
となる。一方、第２の非同期カウンタ３はｆに示
すようにQ1の反転信号をクロツクとしているの
で、その出力信号Q2′，Q3′はｇ，ｈに示すように
Q2，Q3よりも1/2周期速く変化することになる。
なお、Q2′のクロツクCLKに対するプロパゲーシ
ヨンデイレーはtF-F＋tg＋TF-Fとなり、Q3′のクロ
ツクCLKに対するプロパゲーシヨンデイレーは
tF-F＋tg＋TF-F×２となる。このようにして得ら
れるQ3′と同期カウンタ１から出力されるｉに示
す論理積出力T.Cとを入力とするアンドゲート５
から出力される論理積Dioはｊに示すようにクロ
ツクCLKの７パルス目に立ち上がることになり、
Ｄ端子にこの論理積Dioが加えられるフリツプフ
ロツプ６のＱ出力OUTはｋに示すようにクロツ
クCLKの８パルス目に立ち上がることになる。
説明するためのタイミングチヤートである。同期
カウンタ１から出力されるｂ，ｃに示す下位ビツ
トQ0，Q1のａに示すクロツクCLKに対するプロ
パゲーシヨンデイレーはそれぞれtF-Fとなる。こ
れに対し、第１の非同期カウンタ２から出力され
るｄに示す上位ビツトQ2のクロツクCLKに対す
るプロパゲーシヨンデイレーはtF-F＋TF-Fとな
り、ｅに示す上位ビツトQ3のクロツクCLKに対
するプロパゲーシヨンデイレーはtF-F＋TF-F×２
となる。一方、第２の非同期カウンタ３はｆに示
すようにQ1の反転信号をクロツクとしているの
で、その出力信号Q2′，Q3′はｇ，ｈに示すように
Q2，Q3よりも1/2周期速く変化することになる。
なお、Q2′のクロツクCLKに対するプロパゲーシ
ヨンデイレーはtF-F＋tg＋TF-Fとなり、Q3′のクロ
ツクCLKに対するプロパゲーシヨンデイレーは
tF-F＋tg＋TF-F×２となる。このようにして得ら
れるQ3′と同期カウンタ１から出力されるｉに示
す論理積出力T.Cとを入力とするアンドゲート５
から出力される論理積Dioはｊに示すようにクロ
ツクCLKの７パルス目に立ち上がることになり、
Ｄ端子にこの論理積Dioが加えられるフリツプフ
ロツプ６のＱ出力OUTはｋに示すようにクロツ
クCLKの８パルス目に立ち上がることになる。
これら第２図から明らかなように、フリツプフ
ロツプ６のＱ出力OUTは、Q3（23＝８）の検出信
号として利用できることになる。そして、これら
アンドゲート５およびフリツプフロツプ６のプロ
パゲーシヨンデイレーtg，tF-Fが同期カウンタ１
内の値とそれぞれ等しいものとすると、クロツク
CLKに対するOUT信号の遅れはtF-Fとなり、同
期カウンタ１の出力Q0，Q1遅れと等しくなる。
すなわち、このように構成することにより、非同
期カウンタを用いながらも同期カウンタと同じ速
度で注目ビツトの変化を検出することができ、注
目ビツトに対する動作速度を上げることができ
る。
ロツプ６のＱ出力OUTは、Q3（23＝８）の検出信
号として利用できることになる。そして、これら
アンドゲート５およびフリツプフロツプ６のプロ
パゲーシヨンデイレーtg，tF-Fが同期カウンタ１
内の値とそれぞれ等しいものとすると、クロツク
CLKに対するOUT信号の遅れはtF-Fとなり、同
期カウンタ１の出力Q0，Q1遅れと等しくなる。
すなわち、このように構成することにより、非同
期カウンタを用いながらも同期カウンタと同じ速
度で注目ビツトの変化を検出することができ、注
目ビツトに対する動作速度を上げることができ
る。
第３図は、第１図の具体例を示すブロツク図で
ある。第３図では、下位ビツト部分として８ビツ
トQ0〜Q7を製品名「10016」の２個のECLよりな
る同期カウンタ１で計数し、上位ビツト部分とし
て20ビツトQ8〜Q27を製品名「74LS393」の３個
のTTLよりなる第１の非同期カウンタ２で計数
し、上位ビツト部分の一部16ビツトQ8′〜Q23′を
製品名「74LS393」の２個のTTLよりなる第２
の非同期カウンタ３で計数する例を示している。
なお、第２の非同期カウンタ３の20ビツトの出力
信号のうち、Q9′，Q12′，Q15′，Q18′およびQ21′が
注目ビツトとしてマルチプレクサ７で選択される
ことになる。ゲートG1はECLレベルをTTLレベ
ルに変換するものであり、ゲートG2はECLレベ
ルをTTLレベルに変換するとともに極性反転を
行うものである。これらゲートG1，G2としては
製品名「10125」のECLを用いている。ゲートG3
は、TTLレベルをECLレベルを変換する。G4は
ECLゲートであり、両方の入力端子がＬレベル
アクトになつていることから実質的に第１図のア
ンドゲート５として動作する。フリツプフロツプ
６としては、製品名「10H131」のECLを用いて
いる。
ある。第３図では、下位ビツト部分として８ビツ
トQ0〜Q7を製品名「10016」の２個のECLよりな
る同期カウンタ１で計数し、上位ビツト部分とし
て20ビツトQ8〜Q27を製品名「74LS393」の３個
のTTLよりなる第１の非同期カウンタ２で計数
し、上位ビツト部分の一部16ビツトQ8′〜Q23′を
製品名「74LS393」の２個のTTLよりなる第２
の非同期カウンタ３で計数する例を示している。
なお、第２の非同期カウンタ３の20ビツトの出力
信号のうち、Q9′，Q12′，Q15′，Q18′およびQ21′が
注目ビツトとしてマルチプレクサ７で選択される
ことになる。ゲートG1はECLレベルをTTLレベ
ルに変換するものであり、ゲートG2はECLレベ
ルをTTLレベルに変換するとともに極性反転を
行うものである。これらゲートG1，G2としては
製品名「10125」のECLを用いている。ゲートG3
は、TTLレベルをECLレベルを変換する。G4は
ECLゲートであり、両方の入力端子がＬレベル
アクトになつていることから実質的に第１図のア
ンドゲート５として動作する。フリツプフロツプ
６としては、製品名「10H131」のECLを用いて
いる。
このように構成することにより、非同期カウン
タ２，３としてTTLを用いているにもかかわら
ず、カウンタ全体としてはECLレベルの動作速
度を得ることができる。
タ２，３としてTTLを用いているにもかかわら
ず、カウンタ全体としてはECLレベルの動作速
度を得ることができる。
第４図は、第３図の動作を説明するためのタイ
ミングチヤートである。第４図では、ａに示すク
ロツクの4080パルスの立ち上がりに応じて非同期
カウンタ１から出力されるT.Cがｅに示すように
立ち上がり、4081パルスの立ち上がりに応じて非
同期カウンタ１から出力されるQ0ビツトがｄに
示すように立ち上がるとともにフリツプフロツプ
６から出力されるOUT信号がｇに示すように立
ち上がる。
ミングチヤートである。第４図では、ａに示すク
ロツクの4080パルスの立ち上がりに応じて非同期
カウンタ１から出力されるT.Cがｅに示すように
立ち上がり、4081パルスの立ち上がりに応じて非
同期カウンタ１から出力されるQ0ビツトがｄに
示すように立ち上がるとともにフリツプフロツプ
６から出力されるOUT信号がｇに示すように立
ち上がる。
なお、上記実施例では、注目ビツトを選択的に
１ビツトとする例を説明したが、必要に応じて複
数ビツトが処理できるようにしてもよい。
１ビツトとする例を説明したが、必要に応じて複
数ビツトが処理できるようにしてもよい。
（発明の効果）
以上説明したように、本発明によれば、比較的
簡単な構成で、複数ｎ桁の計数値2nの任意の注目
ビツトを高速、高精度で読み取ることができるバ
イナリカウンタが実現でき、実用上の効果は大き
い。
簡単な構成で、複数ｎ桁の計数値2nの任意の注目
ビツトを高速、高精度で読み取ることができるバ
イナリカウンタが実現でき、実用上の効果は大き
い。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の動作を説明するためのタイミン
グチヤート、第３図は第１図の具体例を示すブロ
ツク図、第４図は第３図の動作を説明するための
タイミングチヤート、第５図は非同期カウンタの
ブロツク図、第６図はその動作を説明するための
タイミングチヤート、第７図は同期直列キヤリー
カウンタのブロツク図、第８図はその動作を説明
するためのタイミングチヤート、第９図は同期並
列キヤリーカウンタのブロツク図、第１０図はそ
の動作を説明するためのタイミングチヤートであ
る。 １…同期カウンタ、２，３…非同期カウンタ、
４…インバータ、５…アンドゲート、６…フリツ
プフロツプ。
第２図は第１図の動作を説明するためのタイミン
グチヤート、第３図は第１図の具体例を示すブロ
ツク図、第４図は第３図の動作を説明するための
タイミングチヤート、第５図は非同期カウンタの
ブロツク図、第６図はその動作を説明するための
タイミングチヤート、第７図は同期直列キヤリー
カウンタのブロツク図、第８図はその動作を説明
するためのタイミングチヤート、第９図は同期並
列キヤリーカウンタのブロツク図、第１０図はそ
の動作を説明するためのタイミングチヤートであ
る。 １…同期カウンタ、２，３…非同期カウンタ、
４…インバータ、５…アンドゲート、６…フリツ
プフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 基準クロツクに従つて下位ビツト部分を計数
する周期カウンタと、 この同期カウンタの最上位ビツトをクロツクに
して上位ビツト部分を計数する第１の非同期カウ
ンタと、 前記同期カウンタの最上位ビツトをクロツクに
して第１の非同期カウンタよりも1/2周期速いタ
イミングで上位ビツト部分を計数する第２の非同
期カウンタと、 前記同期カウンタの全出力ビツトの論理積出力
と第２の非同期カウンタの注目ビツトとの論理積
を求めるアンドゲートと、 基準クロツクに従つてこのアンドゲートの出力
信号に応じたデジタル信号を出力するフリツプフ
ロツプ、 とで構成されたことを特徴とするバイナリカウン
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31179686A JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31179686A JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164616A JPS63164616A (ja) | 1988-07-08 |
| JPH0316805B2 true JPH0316805B2 (ja) | 1991-03-06 |
Family
ID=18021550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31179686A Granted JPS63164616A (ja) | 1986-12-26 | 1986-12-26 | バイナリカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164616A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049387A (ko) * | 2000-12-19 | 2002-06-26 | 윤종용 | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 |
| KR101230876B1 (ko) | 2009-02-12 | 2013-02-07 | 아트 스크류 코포레이션 리미티드 | 체결부재 및 체결구조 |
| US8671547B2 (en) | 2010-02-26 | 2014-03-18 | Art Screw Co., Ltd. | Fastening member and fastening structure |
-
1986
- 1986-12-26 JP JP31179686A patent/JPS63164616A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164616A (ja) | 1988-07-08 |
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