JPH05175831A

JPH05175831A - 同期型計数器および使用方法

Info

Publication number: JPH05175831A
Application number: JP33899591A
Authority: JP
Inventors: Shinji Nakamura; 眞次中村; Kiyoshi Akutagawa; 清芥川; Noriyuki Abe; 憲幸阿部
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1991-12-20
Filing date: 1991-12-20
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】作動周波数の高い高速計数器および使用方法
を提供する。【構成】ビット数に対応した数のフリップフロップＦ
Ｆ₀〜ＦＦ₃と、それと同数のＡＮＤゲートＡ₀〜Ａ₃とを
有し、上記ＡＮＤゲートが直列キャリーラインを形成し
ている同期型計数器において、上記ＡＮＤゲートの直列
キャリーラインに、ｍ（ｍは正の整数）ビット毎にＤフ
リップフロップＤＦ₀、ＤＦ₁を直列に挿入した構成。ｍ
ビット毎にＤフリップフロップを挿入すると、中間結果
の伝播距離を短くすることが出来るので、作動周波数の
高い高速計数器を実現することが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、順序回路による同期
型計数器（カウンタ）とその使用方法に関する。

【０００２】

【従来の技術】図７は、従来の一般的な非同期型カウン
タの一例図であり、ＪＫフリップフロップを使用した４
ビットの２進カウンタを示す。図７において、ＦＦ₀〜
ＦＦ₃はそれぞれＪＫフリップフロップ、ＣＬＫは計数
すべき入力パルス信号（クロックパルス）、ｂ₀〜ｂ₃は
それぞれ各ビットの出力を示す。

【０００３】また、図９は従来の一般的な同期型カウン
タの一例図であり、ＪＫフリップフロップとＡＮＤゲー
トを使用した４ビットの２進カウンタを示す。図９にお
いて、Ａ₀〜Ａ₃はそれぞれＡＮＤゲートを示し、その
他、図７と同符号は同じものを示す。図９の回路におい
て、各ビットのＪ_i、Ｋ_i入力は、前段のＪＫフリップフ
ロップからの出力および最下位ビットの入力によって以
下のように決定される。Ｊ₀＝Ｋ₀＝１Ｊ₁＝Ｋ₁＝ｂ₀ Ｊ₂＝Ｋ₂＝ｂ₁ｂ₀ Ｊ₃＝Ｋ₃＝ｂ₂ｂ₁ｂ₀

【０００４】

【発明が解決しようとする課題】しかし、上記のような
従来の計数器においては、第ｎビットの値を決める入力
の一般項Ｊ_n、Ｋ_nが、Ｊ_n＝Ｋ_n＝ｂ_n-1ｂ_n-2……ｂ₂ｂ₁ｂ₀ となっているため、計数器の桁数が増加すると、中間結
果の伝播に時間がかかって作動周波数を高めることが出
来ない、という問題点があった。以下、非同期型と同期
型について上記の問題点を詳細に説明する。

【０００５】非同期型計数器における問題点前記図７の回路においては、各ＪＫフリップフロップの
Ｊ入力とＫ入力を共に１とし、最下位のＪＫフリップフ
ロップＦＦ₀のクロック入力端子に計数すべき入力（Ｃ
ＬＫ）を接続し、以後各ＪＫフリップフロップの出力を
一段上のＪＫフリップフロップのクロック入力端子に入
力するように構成している。上記の構成において、各Ｊ
Ｋフリップフロップには動作が完結するまでに遅れがあ
るため、計数すべき入力信号の周波数が上記の遅れに対
して相対的に高くなると、計数値に遅れが出て、出力さ
れる２進数の値が、実際の計数値より小さくなるという
問題点がある。例えば、図８は上記の非同期型計数器の
タイミングチャートである。図８においては、各ＪＫフ
リップフロップの遅れτがクロックパルスＣＬＫの半波
長と等しい場合を例示している。この場合、（Ａ）点は
第５番目のパルスが入った時点であり、従って計数値
“ｂ₃ｂ₂ｂ₁ｂ₀”は“０１００”（１０進数で４）でな
ければならない。しかし、図から判るように、上記の遅
れによって実際には、“００１０”（１０進数で２）ま
たは“００００”（１０進数で０）となっている。従っ
て、非同期型計数器を使う場合には、クロックパルスの
周波数が連続したＪＫフリップフロップの遅れに対して
充分に低くなければならない。

【０００６】さらに第二の問題点として、各ＪＫフリッ
プフロップの遅れτがすべて等しいわけではないことに
よる非同期性の問題がある。すなわち、この計数器を含
む全体のシステムを特定のクロックに同期させて動作さ
せる場合、非同期型計数器では、その値の確定時が、各
々一様ではない遅れを有する全てのフリップフロップの
遅れの和によって規定されるため、同期的に値を参照し
ようとすると、その値が不確定となってしまう。例え
ば、前記図８の（Ａ）点において、その値が“００１
０”になるか“００００”になるかの違いが生じるの
は、二番目のＪＫフリップフロップＦＦ₁の動作速度が
僅かに速いか遅いかによるものである。上記と同様の現
象は、図示のように第８番目と第９番目のパルスが入力
した時点でも生じる。

【０００７】同期型計数器における問題点前記図９の回路においては、各ＪＫフリップフロップの
出力がそれぞれ一つのＡＮＤゲートを介して次ビットの
ＪＫフリップフロップの入力に接続され、かつ各ＡＮＤ
ゲートの出力が次ビットのＡＮＤゲートの一方の入力に
接続されてＡＮＤゲートの直列キャリーラインを形成し
ている。図１０は、上記の同期型計数器のタイミングチ
ャートである。図１０においては、入力するクロックパ
ルスはパルス幅ｎsecが２で周期が６ｎsecであり、また
各ＡＮＤゲートは１ｎsecの遅れを有し、各ＪＫフリッ
プフロップは３ｎsecの遅れを有するものとしている。
すなわち、（Ａ）点における１ｎsecの遅れは、図９の
ＡＮＤゲートＡ₀における動作遅れによって発生したも
のである。同様に（Ｂ）点における遅れは、ＡＮＤゲー
トＡ₀によって遅れた遷移がさらにＡＮＤゲートＡ₁によ
って１ｎsec遅れたものであり、ＪＫフリップフロップ
ＦＦ₂の入力信号としては合計２ｎsecの遅れが出てい
る。この（Ｂ）点における“０”から“１”への遷移の
後、１ｎsec後のクロックパルスの立下がりに対応して
ＪＫフリップフロップＦＦ₂が動作し、（Ｃ）点に示す
ようにＪＫフリップフロップの持つ３ｎsecの遅れの後
に、ＪＫフリップフロップＦＦ₂の出力は“０”から
“１”へと遷移している。上記の一連の動作と同様な動
作の系列が図１０中の（Ｄ）、（Ｅ）、（Ｆ）に示され
ている。（Ｆ）点の遅れは図９の回路におけるＡＮＤゲ
ートＡ₂の遅れに対応しており、ＪＫフリップフロップ
ＦＦ₃の入力の遅れは合計１ｎsec増加して３ｎsecにな
っている。このためＪＫフリップフロップＦＦ₃への入
力信号が“０”から“１”へと遷移するのは、クロック
パルスが立下がる時点と重なっており、クロックパルス
が立下がった時には安定した“１”とはならない。従っ
てＪＫフリップフロップＦＦ₃の正常な遷移は期待でき
ず、（Ｇ）の点線で示されるように、たまたまクロック
の立下がりが遅れるか、たまたまＡＮＤゲートＡ₀、
Ａ₁、Ａ₂の遅れが少し小さくなるか、あるいはこれらの
逆が起こることによってＪＫフリップフロップＦＦ₃の
出力が“１”となったり、あるいは“０”のままであっ
たりすることになる。上記のような不安定な現象は、各
ＡＮＤゲートＡ₀、Ａ₁、Ａ₂における遅れの総和がクロ
ックパルスの周期に対して相対的に大きくなり過ぎたた
めに起こるものであって、図１０の例では、各ＡＮＤゲ
ートの遅れの総和がクロックパルスの周期の１／２に達
すると正確な計数が出来なくなる。したがって図１０の
タイムチャートに示すごとき遅れの特性とクロックパル
スの周期の関係では、高々３ビットまでの計数器しか構
成できないことが判る。なお、上記の例では、ＪＫフリ
ップフロップを用いた回路を例示したが、他の形式のフ
リップフロップを用いた計数器においても基本的に同様
な問題点が有り、桁数が大きくなるとクロックパルスの
周波数を高くした高速の計数器は実現が困難であった。

【０００８】本発明は、上記のごとき従来技術の問題点
を解決するためになされたものであり、作動周波数の高
い高速計数器および使用方法を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の同期型計
数器においては、同期計数器におけるＡＮＤゲートの直
列キャリーラインに、ｍビット毎にＤフリップフロップ
を挿入したものである。また、請求項２に記載の使用方
法においては、請求項１に記載の同期型計数器を用い、
（数１）式で示されるＯＫ集合に属する数値のみを計数
値として使用するものである。

【００１０】

【作用】ＡＮＤゲートの直列キャリーラインに、ｍビッ
ト毎にＤフリップフロップを挿入すると、中間結果の伝
播距離を短くすることが出来るので、作動周波数の高い
高速計数器を実現することが出来る。上記のｍビット毎
にまとめた部分をステージと名付ければ、Ｄフリップフ
ロップを各ステージ毎に挿入すると、Ｄフリップフロッ
プ間に存在するＡＮＤゲートのキャリー長は高々ｍゲー
トとなる。つまり、各ステージ毎にＤフリップフロップ
を挿入して、各ＡＮＤゲートにおける遅れをその点で０
にするように構成しているので、直列キャリーライン上
のＡＮＤゲートの全体の数が多くても、動作に影響する
遅れは各ステージ内の遅れのみに押さえられる。したが
って、ステージ内のビット数がｍの場合には、全体のビ
ット数が如何に大きい場合でも、動作に影響する遅れは
ＡＮＤゲートｍ個分の遅れになるので、クロックパルス
の周期を高速にすることが出来る。

【００１１】ただし、上記のように構成すると、直列キ
ャリーライン上にＤフリップフロップを挿入したことに
より、真の値と異なる計数値を示す場合が生じる。例え
ばｍ＝２、ｎ＝２の場合、すなわち２ビット毎にまとめ
たステージ２個からなる４ビットカウンタの場合には、
０、１、２、３、５、６、７、９、１０、１１、１３、
１４、１５については正確に計数することが出来るが、
４、８、１２については計数出来ない。したがって本発
明の計数器を使用する場合には、上記のごとき正確に計
数することの出来る値のみを使用する必要がある。請求
項２に記載の（数１）式に示すＯＫ集合は、上記のごと
き正確に計数できる値の集合であり、このＯＫ集合に属
する値のみを使用すれば、正確な計数値を用いることが
出来る。なお、（数１）式のＶの値は、直列キャリーラ
イン上に挿入したＤフリップフロップの各出力が全て０
の場合に相当する。すなわち、直列キャリーライン上に
挿入したＤフリップフロップの各出力が全て０の場合
は、その計数値が正確な値であることを示す。なお、計
数値が上記のＯＫ集合に属するか否かを判定する機能を
備えた同期型計数器の実施例を、後記図５および図６に
示している。

【００１２】上記のように、本発明の計数器において
は、計数出来ない数が存在するが、実際に計数器を使用
する場合には、所定数をカウントした時に次の動作をさ
せるというように、特定の数に達したか否かを判断する
場合の方が１個ずつの数を計数する場合よりも一般的で
ある。したがって上記の特定の数が上記のＯＫ集合に属
する数である場合には、通常の計数器と全く同様に使用
することが出来る。そして本発明の計数器においては、
前記のごとく従来より大幅に高速化することが出来ると
いう優れた効果が得られる。

【００１３】

【実施例】図１は、本発明の一実施例の回路図である。
図１において、ＦＦ₀〜ＦＦ₃はそれぞれＪＫフリップフ
ロップ、Ａ₀〜Ａ₃はそれぞれＡＮＤゲート、ＤＦ₀及び
ＤＦ₁はＤフリップフロップ（DelayまたはＤａｔａフリ
ップフロップ）、ＣＬＫは計数すべき入力パルス信号
（クロックパルス）、ｂ_０〜ｂ₃はそれぞれ各ビットの
出力を示す。図１の回路は、請求項１におけるｍの値が
２の場合、すなわち、ＡＮＤゲートＡ₀〜Ａ₃とＪＫフリ
ップフロップＦＦ₀〜ＦＦ₃からなる４ビットの同期型計
数器において、２ビット毎にまとめた部分をそれぞれス
テージと名付ければ、ＡＮＤゲートの直列キャリーライ
ン上の各ステージから次のステージへ移る出力へＤフリ
ップフロップを挿入し、そのＤフリップフロップの出力
を次のステージのキャリー入力とするように構成したも
のである。この場合、ステージ数をｎとすれば、ｎ＝２
であり、全体のビット数はｍ×ｎ＝４となる。

【００１４】次に作用を説明する。図２は、図１の回路
のタイミングチャートである。図２においては、図１の
回路における各ＪＫフリップフロップの遅れを３ｎse
c、各ＡＮＤゲートの遅れを１ｎsec、各Ｄフリップフロ
ップの遅れを２ｎsecとし、クロックパルスＣＬＫの周
期を６ｎsecとし、各ＪＫフリップフロップをリセット
した状態から計数を開始した場合における特性を、各出
力の値を縦軸に、時間を横軸に取ったグラフで示してい
る。また、図１の各素子はクロックパルスの立下がりで
起動するものであり、この時の各ＪＫフリップフロップ
ＦＦ₀〜ＦＦ₃の値が計数値である。

【００１５】この実施例においては、Ｄフリップフロッ
プが２ビット毎に挿入されているため、Ｄフリップフロ
ップ間に存在するＡＮＤゲートのキャリー長は高々２ゲ
ートとなっている。すなわち、各ステージ毎にＤフリッ
プフロップを挿入して、各ＡＮＤゲートにおける遅れを
その点で０にするように構成しているので、直列キャリ
ーライン上のＡＮＤゲートの全体の数が多くても、動作
に影響する遅れは各ステージ内の遅れのみに押さえられ
る。したがって図１の例のごとく、ステージ内のビット
数ｍが２の場合には、全体のビット数が如何に大きい場
合でも、動作に影響する遅れはＡＮＤゲート２個分の遅
れになるので、クロックパルスの周期を図示のごとく６
ｎsecと高速にすることが出来る。

【００１６】ただし、図１の構成では、直列キャリーラ
イン上にＤフリップフロップを挿入したことにより、計
数値に次のごとき問題を生じる。図３は、図１の回路に
おける各ビット出力と１０進数との対応を示す図表であ
る。図３において、破線で囲んだ部分、つまり、１０進
数で４、８、１２の点では、Ｄフリップフロップの値Ｄ
Ｆが“１”となっており、この部分では計数値が誤って
いる。すなわち、本来４＝“０１００”となるべき値が
“００００”となり、８＝“１０００”が“０１００”
となり、１２＝“１１００”が“１０００”となってい
る。上記のように、この４ビット計数器においては、
０、１、２、３、５、６、７、９、１０、１１、１３、
１４、１５は正確に計数することが出来るが、４、８、
１２は計数することが出来ない。しかし、実際に計数器
を使用する場合には、所定数をカウントした時に次の動
作をさせるというように、特定の数に達したか否かを判
断する場合の方が１個ずつの数を計数する場合よりも一
般的である。したがって上記の特定の数が図１の計数器
で計数できる数（一般的には後記のＯＫ集合に属する
数）である場合には、通常の計数器と同様に使用するこ
とが出来る。

【００１７】上記のごとく、図１の計数器においては、
１６個の数値のうち１３個について正確に計数すること
が出来るが、以下、一般の場合における計数可能な数に
ついて説明する。計数可能な数の集合をＯＫ集合と名付
けた場合、ＯＫ集合は下記（数１）式で示される。

【００１８】

【数１】

【００１９】ただし、上記（数１）式において、Ｖは下
記（数２）式で示される値である。

【００２０】

【数２】

【００２１】上記のように、ＯＫにおけるＶの条件は、
直列キャリーライン上のＤフリップフロップの値が全て
０であることに相当する。

【００２２】図４は、上記（数１）式を検証するため
に、図１と同様にｍ＝２、ｎ＝２の４ビット計数器につ
いて、１０進数で３３までの値における計数値と（数
１）式で計算したＯＫとが一致しているか否かを比較し
た図表である。図４において、各計算値（０〜３３）に
対して二行割当てられており、上の行は右の桁から左の
桁へ２進の値を表わしており、下の行はやはり右から左
へ各ＪＫフリップフロップ（ＦＦ₀〜ＦＦ_m(n-1)）の値
と、Ｄフリップフロップの値を“−”で繋いで示してい
る。図中の“ｏｋ”は両者が一致した場合を示す。図４
から判るように、ＯＫとｏｋとは正確に一致しており、
（数１）式が正確であることを示している。なお、上記
以外のｍとｎの値についても検証を行ない、（数１）式
が正確であることを確認している。

【００２３】次に、図５は、本発明の第２の実施例図で
あり、図１の回路に、各ＪＫフリップフロップＦＦ₀〜
ＦＦ₃の２進出力値（計数値と呼ぶ）が、ＯＫ集合に属
するか否かを判定する回路を付加した計数器を示す。図
５において、Ｎ₀はＮＯＴ回路（否定回路）である。図
５の回路においては、各ＪＫフリップフロップの計数値
がＯＫ集合に属していれば、ＮＯＴ回路Ｎ₀の出力（ｏ
ｋ）が“１”、属していなければ“０”となる。したが
って上記のｏｋ値が“１”の場合にのみ計数値を用いる
ように後続の回路を構成すればよい。なお、より多くの
ビット構成で、Ｄフリップフロップが多数ある場合に
は、それらの各Ｄフリップフロップの出力にそれぞれＮ
ＯＴ回路を接続し、それらのＮＯＴ回路Ｎ₀〜Ｎ_nの出力
の全てをＡＮＤゲートに集め、そのＡＮＤゲートの出力
が“１”の場合にＯＫ集合に属しているものとすればよ
い。

【００２４】次に、図６は本発明の第３の実施例図であ
り、図１の回路に、ＯＫ集合に属さない値４が存在して
いるか否かを判定する回路を付加したものである。図６
において、Ｎ₁₀、Ｎ₁₁はＮＯＴ回路、Ａ₁₀、Ａ₁₁はＡＮ
Ｄゲートである。図６の回路においては、計数器内で値
４が存在していれば、ＡＮＤゲートＡ₁₁の出力（Ｏut
４）の値“１”となる。上記図５および図６で説明した
ように、一般に、Ｄフリップフロップの内容を含めて計
数値を比較すれば、前記図３にも示したように、一意に
値を判定することができる。

【００２５】

【発明の効果】以上説明したように、この発明によれ
ば、ＡＮＤゲートの直列キャリーラインに、ｍビット毎
にＤフリップフロップを挿入することにより、動作周波
数を従来より大幅に高速化することが出来る、という効
果が得られる。また、請求項２に記載の使用方法によれ
ば、誤った計数値を用いる畏れがなく、請求項１に記載
の計数器を有効に使用することが出来る、という効果が
得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図。

【図２】図１の回路における動作波形を示すタイミング
チャート。

【図３】図１の回路における計数値を示す図表。

【図４】ｍ＝２、ｎ＝２における状態遷移表。

【図５】本発明の第２の実施例のブロック図。

【図６】本発明の第３の実施例のブロック図。

【図７】従来の非同期型計数器の一例のブロック図。

【図８】図７の回路における信号波形を示すタイミング
チャート。

【図９】従来の同期型計数器の一例のブロック図。

【図１０】図９の回路における信号波形を示すタイミン
グチャート。

【符号の説明】

ＦＦ₀〜ＦＦ₃…ＪＫフリップフロップＡ₀〜Ａ₃…ＡＮＤゲートＤＦ₀、ＤＦ₁…ＤフリップフロップＣＬＫ…計数すべき入力パルス信号（クロックパルス）ｂ₀〜ｂ₃…各ビットの出力Ｎ₀…ＮＯＴ回路Ｎ₁₀、Ｎ₁₁…ＮＯＴ回路Ａ₁₀、Ａ₁₁…ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】ビット数に対応した数のフリップフロップ
と、それと同数のＡＮＤゲートとを有し、各フリップフ
ロップの出力がそれぞれ一つのＡＮＤゲートを介して次
ビットのフリップフロップの入力に接続され、かつ各Ａ
ＮＤゲートの出力が次ビットのＡＮＤゲートの一方の入
力に接続されてＡＮＤゲートの直列キャリーラインを形
成している同期型計数器において、上記ＡＮＤゲートの直列キャリーラインに、ｍ（ｍは正
の整数）ビット毎にＤフリップフロップを直列に挿入し
たことを特徴とする同期型計数器。
【請求項２】請求項１に記載の同期型計数器を用い、下
記（数１）式で示されるＯＫ集合に属する数値のみを計
数値として使用することを特徴とする同期型計数器の使
用方法。【数１】ただし、上記（数１）式において、Ｖは下記（数２）式
で示される値【数２】