JPH03168826A - 浮動少数点演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［８！Ｅ要］ ２つの数値を入力して浮動少数点演算を行う浮動少数点
演算器に関し、 演算速度を向上させることを目的とし、２つの数値Ａ，
　　Ｂを入力してその指数同士を比較し、指数の大きい
ものをセレクトする第１のセレクタと、数値Ａ，Ｂを入
力して仮数の小さい方をセレクトする第２のセレクタと
、数値Ａ，Ｂを入力して仮数の大きい方をセレクトする
第３のセレクタと、数値Ａ，Ｂの指数同士を比較してそ
の差分を出力する演算器と、前記第２のセレクタの出力
を受けて、前記演算器の出力に応じて右シフトを行う右
シフタと、該右シフタの出力及び第２のセレクタのスル
ー出力を受けてそのいずれか一方をセレクトして出力す
る第４のセレクタと、該第４のセレクタ出力と前記第３
のセレクタ出力を受けて加算演算を行う加算器と、該加
算器の出力を受けて桁上がりの数を計算する比較器と、
該比較器出力を受けて正規化のためのエンコードを行う
プライオリティエンコーダと、前記比較器出力を受けて
プライオリティエンコーダ出力に応じ左シフトを行う左
シフタと、該左シフタ出力及び比較器の左シフトＯビッ
ト又は１ビット信号を受けていずれか一つをセレクトす
る第５のセレクタと、前記第１のセレクタ出力とプライ
オリティエンコーダ出力を受けて指数の補正演算を行う
演算器とにより構成される。

［産業上の利用分野］ 本発明は２つの数値を入力して浮動少数点演算を行う浮
動少数点演算器に関する。

［従来の技術］ 第４図は従来の２入力の浮動少数点演算器の構成ブロッ
ク図である。図において、１は入力値Ａ，Ｂの指数のう
ち大きい方をセレクトする第１のセレクタ、２は入力値
Ａ，Ｂの仮数のうち値の小さい方の仮数をセレクトする
第２のセレクタ、３は入力値Ａ，　　Ｂのうち値の大き
い方の仮数をセレクトする第３のセレクタである。４は
入力値Ａ，　　Ｂの指数の大きさを比較演算する演算器
、５は第２のセレクタ２でセレクトされた値の小さい方
の仮数を右シフトして値の大きい方の値と少数点位置を
合わせる右シフタである。該右シフタ５は、演算器４の
演算結果に基づいて必要な量だけ右シフトを行う。

６は右シフタ５による右シフトされた仮数と第３のセレ
クタ３によりセレクトされた仮数とを加算する加算器、
７は該加算器６の加算結果に基づいて桁上がりを計算す
る比較器、８は該比較器７の出力を受けて正規化のため
のエンコードを行うプライオリティエンコーダ、９は前
期比較器７の出力を受けて、ブライオリテイヱンコーダ
８で求めた値だけ左シフトを行う左シフタ、１０は第１
のセレクタ１から出力される大きい方の指数値に左シフ
トによる指数補正信号をプライオリテイエンコーダ８か
ら受けて指数の正規化の補正を行う演算器である。そし
て、演算器１０からは加算結果に基づく指数データが、
左シフタ９からは加算結果に基づく仮数データがそれぞ
れ出力される。

このように構威された回路の動作を説明すれば、以下の
とおりである。

２つの入力値Ａ，Ｂは第１のセレクタ１で指数の大きい
方の指数データがセレクトされ、出力される。一方、第
２のセレクタ２は入力値Ａ，Ｂのうち値の小さい方の仮
数をセレクトし、第３のセレクタ３は入力値Ａ，Ｂのう
ち値の大きい方の仮数をセレクトする。また、演算器４
は入力値Ａ，Ｂの指数を比較演算し、指数の差分を求め
る。この指数の差分だけ小さい方の値の仮数（第２のセ
レクタ２の出力）を右シフタ５で右シフトし、少数点位
置を合わせる。以上の処理により２つの入力値Ａ，　　
Ｂの指数．仮数が揃えられたことになる。

加算器６は２つの入力値の加算を行い、その粘果を比較
器７に出力する。比較器７は加算器６の加算結果に応じ
て桁上がりの数を計算し、プライオリティエンコーダ８
に送る。プライオリティエンコーダ８は桁上がり数より
演算器１０に指数補正用の信号を与え、左シフタ９にシ
フト信号を与える。左シフタ９はプライオリティエンコ
ーダ８からのシフト信号により加算器６の加算出力を左
シフトして仮数の正規化を行う。この結果、左シフタ９
からは正規化された仮数データが得られる。

一方、演算器１０は第１のセレクタ１から出力される指
数値とプライオリティエンコーダ８から送られてくる指
数補正信号とを加算し、指数の正規化を行う。この結果
、演算器１０からは正規化された指数データが得られる
。

一般に、実数Ｖを浮動少数点表現する場合２を基数とし
てＩ　ＥＥＥ形式では次式で表される。

ｖ−　（−１）”　ｘｌ，ｆＸ２′−１２’　　　　（
１）ここで、Ｓはサイン（符号）、ｆは仮数の小数部、
ｅは指数を示す。なお、指数部がｅ−１２７となってい
るのはバイアス−１２７を乗せていることを示している
。

（１）式を用いて２つの実数ｖｌ　　　ｖ２　　をそれ
ぞれ次式で表す。

ｖｌ　　＝　（−１）”Ｘｉ．ｆｌ　　Ｘ２”−１２７
（２）ｖ２　　＝　（−１）”Ｘｉ．ｆ２　　Ｘ２”−
”７（３）これら２つの数の間で加減算を行う場合に（
１）ｅｌ−ｅ２のとき 仮数の桁は合っているので、右シフタ５を用いて右シフ
トして桁合わせをする必要はない。しかしながら、加減
の結果は正規化する必要があり、左シフタ９により大き
く左シフトする必要がある。

（２）ｅｌとｅ２が等しくないとき 仮数の桁が合っていないため、右シフタ５を用いて右シ
フトし、桁を合わせる必要がある。しかしながら、疋規
化する場合の左シフト数は０または１である。

［発明が解決しようとする課題］ 前述したように、従来の浮動小数点演算器は右シフタと
左シフタを具備している。しかしながら、前述したよう
に右シフタと左シフタを両方とも使用する場合はない。

それにも拘らず右シフタ５及び左シフタ９を通している
ので、シフタを通過するに要する無駄な時間が発生し、
高速化をさまたげていた。

本発明はこのような課題に鑑みてなされたものであって
、演算速度を向上させることができる浮動小数演算器を
提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同一
のものは同一の符号を付して示す。図において、１は２
つの数値Ａ，　　Ｂを入力してその指数同士を比較し、
指数の大きいものをセレクトする第１のセレクタ、２は
数値Ａ，Ｂを入力して仮数の小さい方をセレクトする第
２のセレクタ、３は数値Ａ，Ｂを入力して仮数の大きい
方をセレクトする第３のセレクタである。４は数値Ａ，
Ｂの指数同士を比較してその差分を出力する演算器、５
は前記第２のセレクタ２の出力を受けて、前記演算器４
の出力に応じて右シフトを行う右シフタ、１１は該右シ
フタ５の出力及び第２のセレクタ２のスルー出力を受け
てそのいずれか一方をセレクトして出力する第４のセレ
クタ、６は該第４のセレクタ１１出力と前記第３のセレ
クタ３出力を受けて加算演算を行う加算器である。

７は該加算器６の出力を受けて桁上がりの数を計算する
比較器、８は該比較器７出力を受けて正規化のためのエ
ンコードを行うプライオリティエンコーダ、９は前記比
較器７出力を受けてプライオリティエンコーダ８出力に
応じ左シフトを行う左シフタ、］２は該左シフタ９出力
及び比較器７の左シフト０ビット又は１ビット信号を受
けていずれか一つをセレクトする第５のセレクタ、１０
は前記第１のセレクタ１出力とプライオリティエンコー
ダ８出力を受けて指数の補正演算を行う演算器である。

［作用］ ２つの入力値Ａ，　　Ｂの指数を比較し、指数が等しい
場合には、桁合わせをする必要はないので、第４のセレ
クタ１１はスルー出力をセレクトする。

一方、第５のセレクタ１２は、左シフトの必要があるの
で、左シフタ９の出力をセレクトして出力する。これに
対し、２つの入力値Ａ，　　Ｂの指数が等しくない時に
は、桁合わせのための右シフトが必要となる。従って、
第４のセレクタ１１は右シフタ５の出力をセレクトする
。一方、この場合にはＩＥ規化のための左シフトは必要
ではないので、第５のセレクタ１２は比較器７からの左
シフト０ビット又は左シフト１ビットをセレクトする。

このようにして、本発明によれば右シフタ５又は左シフ
タ９のバスはどちらか一方だけ通るようにすることがで
きるので、シフタを通過するに要する時間が少なくなり
、演算の高速化を実現することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は右シフタ５の構成例を示す図である。

右シフトは、任意のビット数のシフトを可能とするため
、例えば０〜１５ビットシフタの場合、従来（ａ）に示
すように５ａ〜５ｄまでの４段の２／１セレクタで構成
される。ここで、各２／１セレクタは１ビット右にシフ
トさせる機能とシフトさせないでスルーで通過させる機
能をもっており、どちらかをセレクトできるようになっ
ている。

そこで、第１図で追加された第４のセレクタ１１を（ｂ
）図に示すように４段目のセレクタ５ｅに組込めば、ハ
ードウエアの増加を抑えることができる。つまり、第４
段目のセレクタ５ｅを３７１セレクタとし、スルー入力
を３つめの入力として該セレクタ５ｅに入れてやること
により、新たにセレクタを追加する必要がなくなる。

同様のことは左シフタ９についてもいえる。第３図は左
シフタ９の構成例を示す図である。左シフトは、任意の
ビット数のシフトを可能とするため、例えば０〜１５ビ
ヅトシフタの場合、従来（ａ）に示すように９ａ〜９ｄ
までの４段の２／１セレクタで構成される。ここで、各
２／１セレクタは１ビット左にシフトさせる機能とシフ
トさせないでスルーで通過させる機能をもっており、ど
ちらかをセレクトできるようになっている。

そこで、第１図で追加された第５のセレクタ１２を（ｂ
）図に示すように４段目のセレクタ９ｅに組込めば、ハ
ードウェアの増加を抑えることができる。つまり、第４
段目のセレクタ９ｅを４／１セレクタとし、左シフト０
ビットと１ビット入力を３，４めの入力として該セレク
タ９ｅに入れてやることにより、新たにセレクタを追加
する必要がなくなる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば仮数の右
シフトが必要な場合には加算演算後の左シフトは必要で
なく、仮数の右シフトが必要でない場合には加算演算後
の左シフトが必要となることに着目して、２つの数値の
演算にシフタを１回しか通さないようにすることにより
、演算の高速化を図ることができる浮動少数点演算器を
提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は右シフタの構或例を示す図、 第３図は左シフタの構成例を示す図、 第４図は従来の浮動小数点演算器の構成ブロック図であ
る。 第１図において、 １．２．３はセレクタ、 ４は演算器、 ５は右シフタ、 ６は加算器、 ７は比較器、 ８はプライオリティエンコーダ、 ９は左シフタ、 １０演算器、 １１．１２はセレクタである。

Claims (1)

1. 【特許請求の範囲】 ２つの数値Ａ、Ｂを入力してその指数同士を比較し、指
   数の大きいものをセレクトする第１のセレクタ（１）と
   、 数値Ａ、Ｂを入力して仮数の小さい方をセレクトする第
   ２のセレクタ（２）と、 数値Ａ、Ｂを入力して仮数の大きい方をセレクトする第
   ３のセレクタ（３）と、 数値Ａ、Ｂの指数同士を比較してその差分を出力する演
   算器（４）と、 前記第２のセレクタ（２）の出力を受けて、前記演算器
   （４）の出力に応じて右シフトを行う右シフタ（５）と
   、 該右シフタ（５）の出力及び第２のセレクタ（２）のス
   ルー出力を受けてそのいずれか一方をセレクトして出力
   する第４のセレクタ（１１）と、該第４のセレクタ（１
   １）出力と前記第３のセレクタ（３）出力を受けて加算
   演算を行う加算器（６）と、 該加算器（６）の出力を受けて桁上がりの数を計算する
   比較器（７）と、 該比較器（７）出力を受けて正規化のためのエンコード
   を行うプライオリティエンコーダ（８）と、 前記比較器（７）出力を受けてプライオリティエンコー
   ダ（８）出力に応じ左シフトを行う左シフタ（９）と、 該左シフタ（９）出力及び比較器（７）の左シフト０ビ
   ット又は１ビット信号を受けていずれか一つをセレクト
   する第５のセレクタ（１２）と、前記第１のセレクタ（
   １）出力とプライオリティエンコーダ（８）出力を受け
   て指数の補正演算を行う演算器（１０）とにより構成さ
   れた浮動少数点演算器。