JPH0887399A - 冗長なシフト数予測とシフト誤り補正を用いた正規化装置 - Google Patents

Abstract

(57)【要約】 【目的】浮動小数点演算の主要な処理の一つである正規
化処理に要する時間を短縮し、高速な演算の実行を可能
とすること。 【構成】加減算の入力データを用いて、加減算結果を正
規化するために必要なシフト数をｎビットの誤差範囲内
で高速に予測する手段１１と、この予測したシフト数と
正しいシフト数の差を検出する手段１３と、予測したシ
フト数で正規化を行った結果を０からｎビットの任意に
シフトする手段を設ける。これによって、シフト数の予
測が誤った場合でも正しい正規化結果を得ることができ
る。 【効果】加減算回路１０とシフト数冗長予測回路１１が
同時に動作可能となるため、浮動小数点演算全体の処理
時間が短縮され、高速な演算が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は正規化処理を必要とする
浮動小数点数の加算，積和演算を行う浮動小数点演算装
置に関する。

【０００２】

【従来の技術】浮動小数点数を計算機上で表現する方法
としては、IEEE−754 で定められた標準形式が一般に用
いられる。符号ｓ，指数部ｅ，小数部ｆからなるデータ
で表現された浮動小数点数は、以下の式で表される数値
をとる。

【０００３】 （−１）＾ｓ×２＾（ｅ−ｂ）×（１.ｆ） …（１） ここで、ｂは指数バイアスと呼ばれ、指数部ｅの最大値
の約半分の値である。また、小数部ｆには整数の１が付
加され、整数部と小数部を合わせて仮数部と呼ぶ。この
ようにして表された数値を正規化数と呼んでいる。

【０００４】次に、浮動小数点演算処理について説明す
る。簡単のため符号１ビット，指数部３ビット，小数部
４ビットとして、式（２),（３）で表される２つの浮動
小数点数の減算を考える。

【０００５】 （−１）＾０×２＾（４−ｂ）×（１.００１１） …（２） （−１）＾０×２＾（２−ｂ）×（１.０００１） …（３） まず、減算を行う前に２つの数値の指数部を大きい方に
一致させる。このとき指数部の小さい方の仮数部を指数
部の差分だけ下位方向にシフトする。この処理を桁合わ
せと呼び、式（３）を式（４）へ変換する。

【０００６】 （−１）＾０×２＾（４−ｂ）×（０.０１０００１） …（４） 次に、式（２）の仮数部から式（４）の仮数部を減算す
る。その結果を式(５)に示す。

【０００７】 （−１）＾０×２＾（４−ｂ）×（０.１１１０１１） …（５） 式（５）の仮数部は、整数部が０であり正規化数とはな
らない。これを正規化数にするために、まず仮数部の最
上位１（最上位桁から見て最初に１となる桁）を見つ
け、この桁が整数部にくるように仮数部全体をシフトす
る。次に、指数部から仮数部をシフトした数を減ずる。
この処理を正規化と呼び、式（５）を式（６）に変換す
る。

【０００８】 （−１）＾０×２＾（３−ｂ）×（１.１１０１１） …（６） 式（６）の小数部は５桁であるため、これをフォーマッ
トの桁数（４桁）に縮めるための演算を行う。これを丸
め処理と呼ぶ。式（６）を丸めた例を式（７）に示す。

【０００９】 （−１）＾０×２＾（３−ｂ）×（１.１１１０） …（７） 以上が浮動小数点演算処理の一例である。この様な浮動
小数点数の演算を行う方法の従来例としては、特開平2
−232723 号に述べられている方法がある。この方法を
用いた演算装置を図１６を用いて説明する。

【００１０】桁合わせ回路１５は、加減算を施すべき２
つの浮動小数点数オペランド１１０，１１１を入力し、
両方の指数部を大きい方の値に一致させ、指数部の小さ
い方の仮数部を指数部の差だけ下位方向にシフトする。
加減算回路１０は、オペレーションの指示１１２と入力
オペランド１１０，１１１の符号の組合わせ，指数部，
仮数部の大小関係等に対応して桁合わせ後の仮数部１１
３，１１４の加減算を行う。シフト数計算回路９０は、
加減算結果１０３の最上位１の桁から整数部までの桁数
をシフト数１８０として計算する。正規化シフト回路１
２は、シフト数１８０を用いて、加減算結果１０３をシ
フトする。丸め回路１６は、正規化シフト結果１０５を
フォーマットの桁数に縮めるための演算を行う。指数部
補正回路１７は、桁合わせ回路１５が出力する指数部１
１５からシフト数１８０を減じた値１１６とこれに１を
加えた値１１７を出力する。指数部選択回路１８は、丸
め結果１１５に応じて、補正後の指数部１１６，１１７
のいずれかを選択する。以上の処理によって浮動小数点
数の演算結果１１９が生成される。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
演算装置では加減算結果を用いて正規化シフト数を計算
していたため、正規化処理に時間がかかり高速化の妨げ
となっていた。

【００１２】本発明の目的は、正規化処理をより高速に
行うことのできる演算方式を提供することにある。ま
た、本発明の他の目的は、正規化処理を高速化すること
により、浮動小数点数の加減算，積和演算をより高速に
行うことのできる浮動小数点演算装置を提供することに
ある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明の浮動小数点演算装置では、正規化シフト数を
加減算の入力データを用いてｎビットの誤差内で予測す
るシフト数冗長予測手段と、予測したシフト数と正確な
シフト数との差分を検出するシフト誤り検出手段と、予
測したシフト数を用いて正規化シフトした結果をシフト
誤りの数だけシフトするｎビットシフタを備えている。

【００１４】ここで、シフト数冗長予測手段に用いる演
算アルゴリズムについて説明する。本アルゴリズムは、
加減算処理に必要な長いビットにわたる桁上げ伝播およ
び論理段数を必要とせず、たかだか２ビット間の信号伝
播と論理段数２段で、加減算結果の最上位桁から連続す
る“０”を１ビットの誤差内で求めることができる。ま
ず、補数処理を施した後のデータを、Ａ，Ｂとする。

【００１５】 Ａ＝Ａ［０］Ａ［１］…Ａ［ｎ］ …（８） Ｂ＝Ｂ［０］Ｂ［１］…Ｂ［ｎ］ …（９） 次に、Ａ，Ｂに式（１０),（１１）の２つの演算を施
す。

【００１６】 Ｘ＝Ａ＾Ｂ …（１０） Ｐ＝Ａ｜｜Ｂ …（１１） ここで、“＾”は、排他的論理和の演算子、“｜｜”
は、論理和の演算子である。次に、Ｘ，Ｐに式（１２）
の演算を施す。

【００１７】 Ｚ＝Ｘ＾（Ｐ＜＜１） …（１２） ここで、“＜＜”は、シフト演算子で、“Ｐ＜＜１”
は、Ｐを左に１ビットシフトするという意味である。但
し、シフト前の最上位桁を越える桁は無視する。式（１
２）のＺが、加算結果の最上位桁から連続する“０”を
表す。実際に、具体的な数値を用いて説明する。

【００１８】 Ａ＝０１０１１００１ …（１３） Ｂ＝１０１１１１０１ …（１４） として、これらを式（１０),（１１）に代入すると、 Ｘ＝１１１００１００ …（１５） Ｐ＝１１１１１１０１ …（１６） となる。これらを式（１２）に代入して、 Ｚ＝０００１１１１０ …（１７） という結果を得る。これは、ＡとＢを加算した結果、上
位３桁は“０”が連続し、４桁目で初めて“１”となる
ことを示す。実際に、ＡとＢを加算した結果は、 Ｓ＝０００１０１１０ …（１８） となり、式（１７）と式（１８）で最上位１の桁が一致
している。もう１つの例を示すと、 Ａ＝０１０１０００１ …（１９） Ｂ＝１０１１１１０１ …（２０） Ｘ＝１１１０１１００ …（２１） Ｐ＝１１１１１１０１ …（２２） Ｚ＝０００１０１１０ …（２３） Ｓ＝００００１１１０ …（２４） となり、式（２３）と式（２４）で最上位１の桁が一致
しない。このように、式（１２）の演算結果の最上位１
の桁は、加算結果のそれと等しいか、１桁上位のいずれ
かとなる。これは、式(１２)が、加算結果の最上位桁か
ら連続する“０”のうち最後の“０”以外を正確に計算
することができるからである。これについて、証明を行
う。

【００１９】式(８),(９）を加算した結果のｉ桁目をＳ
［ｉ］、ｉ＋１桁目をＳ［ｉ＋１］とすると、 Ｓ［ｉ］＝Ｘ［ｉ］＾Ｃ［ｉ＋１］ …（２５） ＝Ｘ［ｉ］＾（Ｇ［ｉ＋１］｜（Ｐ［ｉ＋１］＆Ｃ［ｉ＋２］）） …（２６） Ｓ［ｉ＋１］＝Ｘ［ｉ＋１］＾Ｃ［ｉ＋２］ …（２７） ここで、Ｘ［ｉ＋１］，Ｇ［ｉ＋１］，Ｐ［ｉ＋１］
は、それぞれｉ＋１桁目の２入力の排他的論理和，論理
積，論理和であり、Ｃ［ｉ＋１］は、ｉ＋１桁目からｉ
桁目への桁上がりである。また、記号“＾”，“＆”，
“｜”は、それぞれ排他的論理和，論理積，論理和のビ
ット演算子を意味する。ここで、Ｓ［ｉ］とＳ［ｉ＋
１］がいずれも“０”であるとしたときの式（２６）の
変形を行う。まず、式（２７）より、 Ｘ［ｉ＋１］＾Ｃ［ｉ＋２］＝０ …（２８） Ｘ［ｉ＋１］＝Ｃ［ｉ＋２］ …（２９） が導かれる。次に、式（２９）を式（２６）に代入し
て、 Ｘ［ｉ］＾(Ｇ［ｉ＋１］｜(Ｐ［ｉ＋１］＆Ｘ［ｉ＋１］))＝０ …（３０） が導かれ、ここで、 Ｇ［ｉ＋１］｜（Ｐ［ｉ＋１］＆Ｘ［ｉ＋１］）＝Ｐ［ｉ＋１］ …（３１） であることから、式（３０）はさらに式（３２）のよう
に変形される。

【００２０】 Ｘ［ｉ］＾Ｐ［ｉ＋１］＝０ …（３２） すなわち、Ｓ［ｉ］とＳ［ｉ＋１］がいずれも“０”の
場合には、式（３２）が成立する。これを拡張して考え
ると、加算結果の最上位桁からｉ＋１桁目までがすべて
“０”の場合には、最上位桁からｉ桁目について、式
（３２）が成立することになる。これは、式（１２）の
最上位桁からｉ桁目がすべて“０”となるということに
等しい。以上により、式（１２）の結果を用いれば、１
桁の誤差内で加算結果の最上位１が予測可能なことが証
明された。

【００２１】

【作用】上記のように、正規化シフト数を加減算の入力
データを用いてｎビットの誤差内で予測することによ
り、正規化シフト数計算と加減算とが並列に実行可能に
なる。また、シフト誤り検出と正規化シフト補正によ
り、正しい正規化結果を生成可能になる。

【００２２】

【実施例】図２は、本発明を用いた計算機システムの例
である。プロセッサ２１，メモリ２２，ハードディスク
２３からなる計算機が複数台、総合ネットワーク２０を
介して接続される。係る計算機システムにおいて、本発
明は数値計算処理を司るプロセッサ２１に適用される。

【００２３】図３は、プロセッサ２１の例である。デー
タ及び命令を高速にアクセスできるように、データキャ
ッシュ３０，命令キャッシュ３３を内蔵する。仮想アド
レスから物理アドレスへのメモリアドレス変換は、デー
タＴＬＢ３１と命令ＴＬＢ32を用いて行う。この制御は
メモリ制御ユニット３４が行う。整数演算は、汎用レジ
スタ３５，ＡＬＵ３６，ＡＬＵ３７で行う。命令アドレ
スの計算は、アドレス加算器３８を用いて行う。浮動小
数点演算は、浮動小数点レジスタ４０，浮動小数点加算
器４１，浮動小数点乗算器４２，浮動小数点除算器４３
で行う。これらの制御は命令制御ユニット３９が行う。
科学技術計算やコンピュータ・グラフィックス等の計算
機利用分野では、非常に高い浮動小数点演算性能が必要
である。特に、浮動小数点加算は浮動小数点演算命令の
中でも使用頻度が高く、高速演算が可能な浮動小数点加
算器は重要である。本発明は、係る浮動小数点加算器４
１に適用される。

【００２４】図４は、浮動小数点加算器４１の実施例で
ある。図４において、１０は加減算回路、１１はシフト
数冗長予測回路、１２は正規化シフト回路、１３はシフ
ト誤り検出回路、１４は正規化シフト補正回路、１５は
桁合わせ回路、１６は丸め回路、１７は指数部補正回
路、１８は指数部選択回路である。本実施例の演算装置
は、２つの入力オペランド（１１０，１１１）をオペレ
ーションの指示(１１２)に従い加算または減算し、正規
化および丸めの処理を行った結果（１１９）を出力す
る。

【００２５】これより以降、IEEE−754 倍精度フォーマ
ットを例に説明を行うが、本発明の効果はこれに限られ
るわけではなく、単精度フォーマットや４倍精度フォー
マットにも、またＩＥＥＥフォーマット以外にも広く利
用可能である。

【００２６】以下、本実施例について図表を用いて詳細
に説明する。

【００２７】まず、桁合わせ回路１５について説明す
る。図５は、桁合わせ回路１５の入力オペランド（１１
０，１１１）のフォーマットと、桁合わせ結果の仮数部
ｆａ（１１３），ｆｂ（１１４）を示す。表１は、桁合
わせ回路１５の機能を示す。桁合わせ後の指数部ｅｃ
（１１５）は、２つの入力オペランド(１１０，１１１)
の指数部ｅ１，ｅ２のうち大きい方の値をとる。桁合わ
せ後の仮数部ｆａ(113）は、指数部の大きい方の小数部
に整数値１を付加した値である。桁合わせ後のもう一方
の仮数部ｆｂ（１１４）は、指数部の小さい方の小数部
に整数値１を付加した後、これを指数部の差だけ下位方
向にシフトした値である。ここで、ｆｂ（１１４）の最
下位桁の信号ｂ５５は、シフトによって５５桁目から桁
落ちした全信号のＯＲである。本実施例が対象とする加
算または減算に限って言えば、このように桁合わせの桁
数を小数部５５桁までに制限しても演算精度上何ら問題
ない。

【００２８】

【表１】

【００２９】オペレーションの指示（１１２）と入力オ
ペランド（１１０，１１１）の符号ｓ１，ｓ２の値によ
って、桁合わせ後の仮数部の処理が実質加算（ｆａ＋ｆ
ｂ），実質減算Ａ(ｆａ−ｆｂ），実質減算Ｂ(ｆｂ−ｆ
ａ）のいずれかに決まる。この処理を加減算回路１０で
行わせるために、桁合わせ回路で補数制御信号１１６を
生成する。表２に示すのは、補数制御信号１１６の一例
で、１１７，１１８，１１９の３信号より成る。１１７
は、実質減算Ｂの場合に１となる信号で、桁合わせ後の
仮数部ｆａの補数をとるために用いる。１１８は、実質
減算Ａの場合に１となる信号で、桁合わせ後の仮数部ｆ
ｂの補数をとるために用いる。１１９は、実質減算Ａま
たは実質減算Ｂの場合に１となる信号で、加減算回路１
０で減算を行うときに補数の１として用いる。

【００３０】

【表２】

【００３１】次に、加減算回路１０について説明する。
図６は、加減算回路１０の一例で、ＬＳＩによく用いら
れる桁上げ先見加算器のブロック図である。補数回路５
０，５１は、実質減算の場合に仮数部ｆａ（１１３）ま
たは仮数部ｆｂ（１１４）の補数をとる回路である。補
数制御は、それぞれ信号１１７，１１８を用いて行う。
補数回路５０，５１の出力１２０，１２１は、まず数ビ
ットを単位とするいくつかのフィールドに分けて、これ
らフィールド毎に加算を行う。５２は、下位からの桁上
がりがないと仮定した加算回路、５３は、下位からの桁
上がりがあると仮定した加算回路、５４は、補数制御信
号１１９を最下位桁への桁上がりとして用いる加算回路
である。ここで、図中左が上位桁側であるとする。加算
回路５２，５３，５４は、各フィールドの和１２２と桁
上がり１２３を計算する。このうち桁上がり１２３を桁
上げ伝搬回路５５に入力し、各フィールドへの正しい桁
上がり１２４が計算される。５６は、加算結果選択回路
で、桁上がり１２４を用いて、フィールド毎に加算回路
５２または加算回路５３の和１２２のうち正しい方を選
択する。以上の処理によって、加減算結果Ｓ１ Ｓ０.ｓ
１…ｓ５５が求まる。

【００３２】次に、シフト数冗長予測回路１１について
説明する。図７は、シフト数冗長予測回路１１の一例で
ある。桁合わせ回路１５の出力する仮数部ｆａ（１１
３），ｆｂ（１１４）および補数制御信号１１７，１１
８を用いて、加減算回路１０の出力１０３の最上位桁か
ら見て最初に１となる桁から整数部までの桁数を１ビッ
トの誤差内で予測する。

【００３３】図７において、補数回路６０，６１は、実
質減算の場合に仮数部ｆａ(１１３)または仮数部ｆｂ
（１１４）の補数をとる回路である。補数制御は、それ
ぞれ信号１１７，１１８を用いて行う。連続０の検出回
路６２は、補数回路６０，６１の出力信号１３０，１３
１を加算した場合に、その結果の最上位桁から下位方向
に連続する０を求める回路である。図８に、連続０の検
出回路６２の詳細回路図を示す。この回路は、補数回路
６０，６１の出力信号１３０，１３１を各ビット毎に、
ＯＲ（論理和）およびＸＯＲ（排他的論理和）をとった
後、ＸＯＲ信号と１ビット下のＯＲ信号のＸＯＲをと
る。この結果生成される５５ビットの信号ｚ０ ｚ１ ｚ
２…ｚ５４が連続０検出結果１３２となる。この信号
は、ｚ０が小数点のすぐ左の整数部に対応し、ｚ１…ｚ
５４が小数部１桁目から５４桁目に対応する。例えば、
ｚ０…ｚ５がすべて０で、ｚ６が１である場合には、加
算結果の最上位１は小数部第６桁目だと考え、シフト数
を６とする。但し、この値は１ビットの誤差を含んでお
り、この例の場合には加算結果の最上位１は小数部第６
桁目ではなく第５桁目であり、シフト数は５とするのが
正しいというように、シフト数を１だけ多く予測してし
まう場合がある。これは、正確な連続０検出のためには
連続する０の最後の桁に正しい桁上がりを入力する必要
があるのに、図８の回路では正しい桁上がりの替わりに
すぐ下の桁の信号のＯＲを用いるためである。このよう
に１ビットの誤差があるものの、図８に示す回路はわず
かＸＯＲ回路２段で、加算結果の連続０検出が可能であ
る。

【００３４】再び図７に戻って、シフト数冗長予測回路
１１の説明を続ける。図７において、６３は優先順位判
定回路、６４はバイトシフト数計算回路、６５はビット
シフト数計算回路である。本実施例における正規化シフ
ト回路１２として、後述するように加減算結果１０３を
まずバイト単位にシフトし、次にビット単位のシフトを
行うといった２段シフタの例を挙げる。このようなシフ
タでは、シフト数をバイト数とビット数に分けて表し、
バイト単位のシフタとビット単位のシフタにそれぞれ入
力する必要がある。バイトシフト数計算回路６４は、バ
イト単位のシフト数を意味する信号１４７を生成する。
ビットシフト数計算回路６５は、ビット単位のシフト数
を意味する信号１４８を生成する。連続０検出結果１３
２は、最上位桁から８ビットずつ７つの優先順位判定回
路６３に入力される。図９に、最も上位側の優先順位判
定回路６３の例を示す。残りの優先順位判定回路もこれ
と同一の構成である。連続０検出結果１３２の上位８ビ
ットの信号ｚ０…ｚ７を入力し、ブロックＯＲ信号１３
３とブロック内優先順位信号１３９を生成する。ブロッ
クＯＲ信号１３３は、８ビットの入力信号のＯＲで、こ
れが１の場合には入力信号に１が存在することを意味す
る。ブロック内優先順位信号１３９は、８ビットの入力
信号のうち最上位に最も近い１の桁のみを１とし、それ
以外をすべて０とした信号である。但し、入力信号の上
位７桁が全て０の場合は、図９に示すように入力信号の
８桁目の値に係わらず、この桁を１とみなしても良い。
これは、入力８ビットが全て０の場合には、このブロッ
ク内優先順位信号１３９は後の計算に用いられないため
である。

【００３５】図１０に、バイトシフト数計算回路６４の
例を示す。優先順位判定回路６３のうち、上位側６つが
出力するブロックＯＲ信号（１３３〜１３８）がバイト
シフト数計算回路６４に入力される。この回路は、最上
位に最も近い１の信号のみを１とし、それ以外を全て０
とするように動作する。信号１３３〜１３８が全て０の
場合には、最も下位の優先順位判定回路６４のブロック
ＯＲが１であるとみなす。このようにして生成された７
ビットの信号ｙ０ ｙ１…ｙ６ がバイトシフト数を示す
信号１４７となる。

【００３６】再び図７に戻って、ビットシフト数計算回
路６５の説明を行う。７つの優先順位判定回路６３が出
力するブロック内優先順位信号１３９〜１４６を、バイ
トシフト数１４７で選択し、ビットシフト数１４８とす
る。

【００３７】以上のようにして求められたバイトシフト
数１４７およびビットシフト数148が、シフト数冗長予
測結果１０４となる。

【００３８】次に、正規化シフト回路１２について説明
する。図１１は、正規化シフト回路１２の一例で、バイ
ト単位のシフトとビット単位のシフトの２段でシフトを
行う回路のブロック図である。７０は、７入力から１つ
を選択する回路で、これを５７個使用して５７ビットの
バイトシフタを構成している。各選択回路７０は、加減
算回路１０の出力信号１０３のうち、そのビットに当た
る信号を先頭に８の整数倍だけ下位にある信号を７本入
力する。入力に用いる信号が無い場合は０を入力する。
入力信号の選択は、シフト数冗長予測回路１１の出力す
るバイトシフト数１４７を用いて行い、５７ビットの信
号Ｙ１ Ｙ０.ｙ１ ｙ２…ｙ５５(150)を生成する。７１
は、８入力から１つを選択する回路で、これを５７個使
用して５７ビットのビットシフタを構成している。各選
択回路７１は、バイトシフタの出力信号１５０のうち、
そのビットに当たる信号を先頭に連続する８本を入力す
る。入力に用いる信号が無い場合は０を入力する。入力
信号の選択は、シフト数冗長予測回路１１の出力するビ
ットシフト数１４８を用いて行い、５７ビットの正規化
シフト結果Ｎ１ Ｎ０.ｎ１ ｎ２…ｎ５５(１０５）を生
成する。

【００３９】次に、図１２を用いてシフト誤り検出回路
１３と正規化シフト補正回路１４について説明する。正
規化シフト回路１２の出力信号１０５を入力し、シフト
誤り検出回路１３の結果信号１０６によって、信号１０
５をそのままあるいは１ビット下位方向にシフトし、正
規化シフト補正結果１０７として出力する。７２は、２
入力から１つを選択する回路で、これを５６個使用して
５６ビットの１ビットシフタを構成している。各選択回
路７２は、正規化シフト結果信号１０５のうち、そのビ
ットに当たる信号とその１ビット上位の信号の２本を入
力する。入力信号の選択は、正規化シフト結果信号１０
５の最上位桁の信号であるＮ１を用いて行う。すなわ
ち、この１ビットの信号Ｎ１そのものがシフト誤り検出
結果信号１０６に等しい。Ｎ１が０の場合には、正規化
シフトが正しく行われており、正規化シフトの補正は必
要ない。Ｎ１が１の場合には、正規化シフトが誤って１
ビット余計に行われているため、正規化シフトの補正が
必要である。このようにして、正しい正規化シフト結果
Ｕ０.ｕ１ ｕ２…ｕ５５（１０７）が得られる。

【００４０】次に、丸め回路１６について説明する。図
１３は丸め回路１６の一例を示すブロック図である。７
３は、正規化シフト補正結果１０７のうち上位５３桁の
Ｕ０.ｕ１ ｕ２…ｕ５２に１を加算した値１５１を生成
するインクリメント回路である。７４は、丸め判定回路
で、信号１０７のうち下位の信号ｕ５２…５５を使っ
て、丸めによる桁上がり信号１５２を生成する。７５
は、正規化シフト補正結果１０７とインクリメント結果
１５１を入力し、丸めによる桁上がり信号152がない場
合には信号１０７を、ある場合には信号１５１を選択し
丸め結果Ｒ１Ｒ０.ｒ１…ｒ５２(１１５）とする、丸め
選択回路である。丸め結果の整数部を２桁求めるのは、
正規化シフト補正結果１０７が全て１の場合に、丸めに
よる桁上がりが発生し、最上位１の桁が整数部１桁目か
ら２桁目にずれる場合があるためである。この場合、丸
め結果１１５の小数部は全て０であるから、最上位１を
小数点のすぐ左に戻すためのシフトは必要ない。

【００４１】次に、指数部補正回路１７について説明す
る。図１４は、指数部補正回路１７の一例を示すブロッ
ク図である。図１４において、７６は、シフト数冗長予
測結果１０４のうちバイトシフト数を意味する信号１４
７を入力し、これを３ビット信号１６０に符号化する回
路である。７７は、シフト数冗長予測結果１０４のうち
ビットシフト数を意味する信号１４８を入力し、これを
３ビット信号１６１に符号化する回路である。信号１６
０の下に信号１６１を合わせると、シフト数冗長予測信
号１０４を２進数とした値１６２が生成される。７８
は、桁合わせ回路１５の出力する桁合わせ後の指数１１
５からシフト数冗長予測信号の２進数値１６２を減算し
た値１６３とこれに１を加えた値１６４を出力する回路
である。最後に、指数部選択回路１８について説明す
る。この回路は、シフト誤り検出信号１０６がある場合
または、丸め結果１１５の信号Ｒ１が１の場合に、指数
部補正回路の出力信号１６４を、そうでない場合に信号
１６３を選択し結果の指数部１１８とする指数部選択回
路である。以上説明した処理によって生成される信号１
１８と信号１１５をもって、浮動小数点加算器の結果１
１９とする。

【００４２】図４の実施例における、シフト数冗長予測
の具体例を表３および表４に示す。いずれの表も、桁合
わせ回路１５の出力する仮数部１１３から１１４を減算
した場合に、正規化シフト回路１２の結果１０５が生成
されるまでの主要信号を示している。表３は、シフト数
冗長予測が正しい例で、加減算回路１０の結果信号１０
３の最上位１が小数点第１桁目にあり、シフト数冗長予
測信号１４７，148の示す値は１（０バイト，１ビッ
ト）となっている。従って、正規化シフト結果１０５は
正規化数になっている。一方表４は、シフト数冗長予測
が誤る例で、加減算回路１０の結果信号１０３の最上位
１が整数部第１桁目にあり、シフト数冗長予測信号１４
７，１４８の示す値は１（０バイト，１ビット）となっ
ている。従って、正規化シフト結果１０５は正規化数と
はならない。

【００４３】

【表３】

【００４４】

【表４】

【００４５】図１５には、本発明を用いた別の実施例で
ある浮動小数点積和演算器のブロック図を示す。この装
置は、３入力オペランド１７０，１７１，１７２をオペ
レーションの指示１７３に従い、オペランド１７０と１
７１の積にオペランド１７２を加算もしくは減算し、正
規化および丸めを施して結果１１９を生成する。図４の
実施例装置と異なる点は、桁合わせ回路１５が積和演算
回路８０に置き換えられている点である。積和演算回路
８０の出力する２つの仮数部１７４，１７５は、加減算
回路１０にて加算または減算が行われ、１７４冗長シフ
ト数予測回路１１にて正規化シフト数の予測が行われ
る。

【００４６】

【発明の効果】本発明の効果を図１７および図１８をを
用いて説明する。

【００４７】図１７は、図４の実施例装置と図１６の従
来装置について、演算時間を決定する要因であるクリテ
ィカルパスの比較を行った図である。同図（ａ）は、従
来装置のクリティカルパスを示す。図１６において、桁
合わせ回路１５の出力信号１１３をパスの始点、正規化
シフト回路１２の出力信号１０５をパスの終点とした。
図１７（ｂ）は、図４の実施例装値のクリティカルパス
を示す。図４において、桁合わせ回路１５の出力信号１
１３をパスの始点、正規化シフト補正回路１４の出力信
号１０７をパスの終点とした。図１７（ａ）では、加減
算，シフト数計算，正規化シフトが逐次処理となってい
るのに対し、同図（ｂ）では、加減算とシフト数計算が
並列処理となって論理段数が大きく減少している。正規
化シフトの後に、シフト誤り検出と正規化シフト補正と
いう新たな処理が必要になるものの、クリティカルパス
全体としては高速化されている。

【００４８】図１８は、図４の実施例と図１６の従来装
置について、演算時間の比較を行った図である。横軸
は、演算時間を表す。同図（ｂ）からわかるように、シ
フト数計算が加減算と同時に行えるようになったため、
正規化に要する時間が従来装置の半分以下になってい
る。加減算と正規化の処理で比較すると従来に比べ３０
％以上、浮動小数点加算の処理全体で比較すると１５％
以上の高速化の効果が得られている。

【００４９】また、本発明を実施するにあたっては、従
来装置に比べ、シフト数冗長予測回路中の連続０検出
と、正規化シフト補正回路に要する論理回路が新たなハ
ードウエアとして必要となるが、これらに必要なゲート
数は、浮動小数点加算器全体の１〜２％程度であり、ゲ
ート数の増加も少なく抑えることができる。

【図面の簡単な説明】

【図１】本発明の特徴を最もよく表す正規化装置のブロ
ック図である。

【図２】本発明を用いた計算機システムの一例である。

【図３】図２のプロセッサ２１のブロック図で、本発明
を適用したプロセッサの一例である。

【図４】本発明の実施例の一つである浮動小数点加算器
のブロック図である。

【図５】浮動小数点数の表現方法の一例である。

【図６】図４の加減算回路１０の詳細ブロック図であ
る。

【図７】図４のシフト数冗長予測回路の詳細ブロック図
である。

【図８】図７の連続０検出回路６２の詳細論理図であ
る。

【図９】図７の優先順位判定回路６３の詳細論理図であ
る。

【図１０】図７のバイトシフト数計算回路６４の詳細論
理図である。

【図１１】図４の正規化シフト回路１２のブロック図で
ある。

【図１２】図４の正規化シフト補正回路１４のブロック
図である。

【図１３】図４の丸め回路１６のブロック図である。

【図１４】図４の指数部補正回路１７のブロック図であ
る。

【図１５】本発明の実施例の一つである浮動小数点積和
演算器のブロック図である。

【図１６】従来の浮動小数点加算器のブロック図であ
る。

【図１７】浮動小数点加算器のクリティカルパスを従来
装置と本発明の実施例装置とで比較した図である。

【図１８】浮動小数点加算器の演算時間を従来装置と本
発明の実施例装置とで比較した図である。

【符号の説明】

１０…加減算回路、１１…シフト数冗長予測回路、１２
…正規化シフト回路、１３…シフト誤り検出回路、１４
…正規化シフト補正回路、１５…桁合わせ回路、１６…
丸め回路、１７…正規化シフトに伴う指数部補正回路、
１８…指数部選択回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 17/10 (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 澤本 英雄 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 西山 隆裕 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (9)

【特許請求の範囲】
1. 【請求項１】少なくとも１つはその最上位桁を１とする
   正規化表現された２つの正の２進数オペランドを入力
   し、加算もしくは減算オペレーションの指定によって、
   前記２つのオペランドを加算、または減算する加減算手
   段と、 前記加減算の結果最も上位に来る１の桁が前記正規化表
   現の最上位桁に来るように加減算結果全体をシフトする
   正規化シフト手段と、 前記加減算の結果最も上位に来る１の桁から前記正規化
   表現の最上位桁までの桁数を、前記２つの２進数オペラ
   ンドを用いてｎ桁の誤差内で予測するシフト数冗長予測
   手段と、 前記正規化シフトの結果最も上位に来る１の桁が前記正
   規化表現の最上位桁とずれた場合に、この差を検出する
   シフト誤り検出手段と、 ０からｎの任意の数でシフトを行う正規化シフト補正手
   段とを有し、 前記加減算手段による加算結果は、前記シフト数冗長予
   測手段の予測結果を用いて前記正規化シフト手段により
   シフトされ、このシフト結果は前記シフト誤り検出結果
   を用いて前記正規化シフト補正手段によりシフトされ、
   正規化結果として出力されることを特徴とする正規化装
   置。
2. 【請求項２】請求項１の正規化装置において、前記シフ
   ト数冗長予測手段は１桁の誤差内で予測を行い、シフト
   誤り補正は、０または１桁のシフトを行うことを特徴と
   する正規化装置。
3. 【請求項３】正規化表現された２つの浮動小数点オペラ
   ンドを入力し、両者の指数部の比較と差計算を行い、指
   数部の小さいオペランドの仮数部を指数部の差だけ下位
   方向にシフトする桁合わせ手段と、 加算もしくは減算のオペレーションの指定と、前記入力
   オペランドの符号とによって、桁合わせ後の２つの仮数
   部を加算、または減算する加減算手段と、 前記加減算の結果最も上位に来る１の桁が前記正規化表
   現の最上位桁に来るように加減算結果全体をシフトする
   正規化シフト手段と、 前記正規化シフトの結果が前記正規化表現における所定
   の桁数を越える場合に、これを丸めモードに従って桁数
   を縮める丸め手段と、 前記加減算の結果最も上位に来る１の桁から前記正規化
   表現の最上位桁までの桁数を、前記桁合わせ後の２つの
   仮数部を用いてｎ桁の誤差内で予測するシフト数冗長予
   測手段と、 前記正規化シフトの結果最も上位に来る１の桁が前記正
   規化表現の最上位桁とずれた場合に、この差を検出する
   シフト誤り検出手段と、 ０からｎの任意の数でシフトを行う正規化シフト補正手
   段とを有し、 前記加減算手段による加算結果は、前記シフト数冗長予
   測手段の予測結果を用いて前記正規化シフト手段により
   シフトされ、このシフト結果は前記シフト誤り検出結果
   を用いて前記正規化シフト補正手段によりシフトされ、
   正規化結果として出力されることを特徴とする正規化装
   置。
4. 【請求項４】請求項３の浮動小数点演算装置において、
   前記シフト数冗長予測手段は１桁の誤差内で予測を行
   い、シフト誤り補正は、０または１桁のシフトを行うこ
   とを特徴とする浮動小数点演算装置。
5. 【請求項５】正規化表現された３つの浮動小数点オペラ
   ンドを入力し、このうち２つのオペランドの積を計算し
   た後、３つ目のオペランドと指数部の比較と差計算を行
   い、指数部の小さい方の仮数部を指数部の差だけ下位方
   向にシフトする積和演算手段と、 加算もしくは減算のオペレーションの指定と、前記入力
   オペランドの符号とによって、前記積和演算後の２つの
   仮数部を加算、または減算する加減算手段と、 前記加減算の結果最も上位に来る１の桁が前記正規化表
   現の最上位桁に来るように加減算結果全体をシフトする
   正規化シフト手段と、 前記正規化シフトの結果が前記正規化表現における所定
   の桁数を越える場合に、これを丸めモードに従って桁数
   を縮める丸め手段と、 前記加減算の結果最も上位に来る１の桁から前記正規化
   表現の最上位桁までの桁数を、前記積和演算後の２つの
   仮数部を用いてｎ桁の誤差内で予測するシフト数冗長予
   測手段と、 前記正規化シフトの結果最も上位に来る１の桁が前記正
   規化表現の最上位桁とずれた場合に、この差を検出する
   シフト誤り検出手段と、 ０からｎの任意の数でシフトを行う正規化シフト補正手
   段とを有し、 前記加減算手段による加算結果は、前記シフト数冗長予
   測手段の予測結果を用いて前記正規化シフト手段により
   シフトされ、このシフト結果は前記シフト誤り検出結果
   を用いて前記正規化シフト補正手段によりシフトされ、
   正規化結果として出力されることを特徴とする正規化装
   置。
6. 【請求項６】請求項５の浮動小数点演算装置において、
   前記シフト数冗長予測手段は１桁の誤差内で予測を行
   い、シフト誤り補正は、０または１桁のシフトを行うこ
   とを特徴とする浮動小数点演算装置。
7. 【請求項７】請求項１の正規化装置において、前記シフ
   ト数冗長予測手段は、加算オペレーションの場合には２
   つの２進数オペランドを、減算オペレーションの場合に
   は一方のオペランドは１の補数を用いて、これらを桁ご
   とに排他的論理和（ＸＯＲ）信号と１桁下位の論理和
   （ＯＲ）信号の排他的論理和をとり、この信号を最上位
   桁から見て最初に１となる桁までの桁数をシフト数とす
   ることにより、これが正確なシフト数に対し１桁の誤差
   内で算出され、シフト誤り補正は、０または１桁のシフ
   トを行うことを特徴とする正規化装置。
8. 【請求項８】請求項３の浮動小数点演算装置において、
   前記シフト数冗長予測手段は、加算オペレーションの場
   合には桁合わせ後の２つの仮数部を、減算オペレーショ
   ンの場合には桁合わせ後の仮数部の一方は１の補数を用
   いて、これらを桁ごとに排他的論理和（ＸＯＲ）信号と
   １桁下位の論理和（ＯＲ）信号の排他的論理和をとり、
   この信号を最上位桁から見て最初に１となる桁までの桁
   数をシフト数とすることにより、これが正確なシフト数
   に対し１桁の誤差内で算出され、シフト誤り補正は、０
   または１桁のシフトを行うことを特徴とする浮動小数点
   演算装置。
9. 【請求項９】請求項５の浮動小数点演算装置において、
   前記シフト数冗長予測手段は、加算オペレーションの場
   合には積和演算後の２つの仮数部を、減算オペレーショ
   ンの場合には積和演算後の仮数部の一方は１の補数を用
   いて、これらを桁ごとに排他的論理和（ＸＯＲ）信号と
   １桁下位の論理和（ＯＲ）信号の排他的論理和をとり、
   この信号を最上位桁から見て最初に１となる桁までの桁
   数をシフト数とすることにより、これが正確なシフト数
   に対し１桁の誤差内で算出され、シフト誤り補正は、０
   または１桁のシフトを行うことを特徴とする浮動小数点
   演算装置。