JPH03169123A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ・ディジタル変換器に関し、例えば
マイクロコンピュータや周辺コントローラなどの半導体
集積回路に内蔵される逐次比較型アナログ・ディジタル
（以下単Ｋ　Ａ　／　Ｄとも記す）変換器に適用して有
効な技術に関する。

〔従来技術〕 マイクロコンビ一一夕のようなデータ処理用Ｌ８Ｉに内
蔵される逐次比較型アナログ・デジタル変換器（以下単
ＫＡ／ＤＣｏｎｖｅｒｔｅｒとも記す）は、アナログ信
号のサンプリング回路、アナログ・ディジタル変換のた
めの童子化レベルを生成するための比較データレジスタ
及びディジタル・アナログ（以下単ＫＤｌＡとも記す）
変換回路、この生成された量子化レベルとサンプリグさ
れたアナログ信号のレベルとを比較する比較回路と、上
記複数の回路の動作を制御する制御回路などで構戚され
るＯＡ／Ｄ変換にあたっては、特に制限されないが、上
記比較データレジスタの最上位ビットは「１」に、その
最上位ビットを除く他のビットＳはｒＯＪに初期設定さ
れる。最初に最上位ビクト「１」に対応する量子化レベ
ル即ちフルスケール電圧の半分の電圧レベルがＤ／Ａ変
換回路から比較回路に与えられる。比較回路はこの量子
化レベルとサンプリングされたアナログ信号の電圧レベ
ルとを比較して、その大小関係を判別する。その比較結
果が７ルスケール電圧の半分以上である場合、上記比較
データレジスタの最上位ビットは「１」の１１の状態に
される。その比較結果がフルスケール電圧の半分以下の
場合、上記比較データレジスタの最上位ビットは「０」
に変更される。

以上の様にし，て、最上位ビットの値が決定される。

第２ビフトの比較動作においても、最上位ビットの決定
動作同様［１ず、比較データレジスタの最上位ビットの
下位のビット（以下第２ビット）が「１」に設定される
。第２ビットの「１」に対応する量子化レベル即ちフル
スケール電圧の１／４の電圧レベルＫＲ上位ビクトの荷
重電圧（フルスケール電圧の半分の電圧レベル）を重畳
した電圧レベルが、Ｄ／Ａ変換器から比較回路へ出力さ
れる。そして比較回路は、そのＤ／Ａ変換出力とアナロ
グ信号の電圧レベルとを再度比較する。その結果に応じ
て第２ビットの値が「１」又は「０」に決定される。以
下同様の動作を逐次最下位ビット１で繰シ返すことによ
ってサンプリングされたアナログ信号の電圧レベルが対
応するデジタル信号に変換されて、上記比較レジスタ内
にデジタルデータとして設定される。

このように逐次比較型Ａ／Ｄ変換器は入力アナログ信号
の電圧レベルを逐次量子化レベルと比較するため、その
変換動作は所定の時間を要する。

すなわち、逐次比較型Ａ／Ｄｉ換器の変換時間は、並列
比較型Ａ／Ｄ変換器の変換時間より長くなる。

そのため、逐次比較型Ａ／Ｄ変換を用いてアナログ信号
をデジタル信号に変換する場合、その変換期間中にアナ
ログ入力信号が一定のレベルを保っていないと高精度な
変換を行うことはできない。

このため，サンプリングレたアナログ入力信号の電圧レ
ベルを比較動作期間中にホールド容量に蓄えるようなホ
ールド回路を設けたサンプル・ホールド機能付きのＡ／
Ｄｉ換器が提供されている。

尚、サンプル・ホールド機能付きの逐次比較型Ａ／Ｄ変
換器を内蔵するシングルチップマイクロコンビエータに
ついて記載された文献の例としては１９８８年８月株式
会社日立製作所発行の「日立オリジナルシングルチップ
マイクロコンピュータＨ８／５３２概説−’ＩＪ第２６
頁がある。

〔発明が解決しようとする課題〕

本発明者は逐次比較型Ａ／Ｄｉ換器、特に半導体果攬回
路に内蔵される逐次比較型Ａ／Ｄ変換器のサンプル・ホ
ールド機能について検討した。これによれば、その変換
稽度を高めるにはアナログ入力信号の電圧レベルを安定
にホールド容量に蓄えなければならない。そのためには
、アナログ信号が供給される配線の浮遊容量スイッチ素
子に寄生する不所望な容ｔ素子の製造ばらつき、及び半
導体基板の電位変動などに起因して半導体基板上に発生
するノイズを実質的に無視し得る程度にホールド容量を
太き〈することが必要とされる。しかし、ホールド容量
を犬き〈すると、一七詐に従うで、ホールド容量のアナ
ログ信号の電圧レベルを充電するために必要とされる充
電時間が増大する。

その充電時間が充分でないと必然的にその変換精度は低
下する。一万、その充電時間かあ１り長過ぎると逆に変
換動作効率が低下すると共に変動の激しい入力アナログ
信号のレベルを正確にサンプリングすることができなく
なる。このため、半導体集積回路に含１れる逐次比較型
Ａ／Ｄ変換器のホールド容量の容量値は、充電時間があ
１ク長〈ならない範囲で、かつ、ある程度高い変換ｆｆ
蜜を保ち得る大きさに設定される。しかしながら、極め
て変化の大きなアナログ入力信号をディジタル変換する
場合、アナログ入力信号がホールド容量への充電期間中
に変動してし筐う虞れがあるため、変換精度が低くなっ
てし筐うことを本発明者は見出した。

１た、マイクロコンヒュータに内蔵されるＡ／Ｄ変換器
の動作は、当該マイクロコンビ一一夕の動作サイクルを
決定する動作クロック周波数（ミステムクロック）に従
って一義的に決定されるため、ホールド容量に対するア
ナログ入力信号の充電時間もその動作クロック周波数に
依存する。このため、システム動作上そのマイクロコン
ピュータが比較的低速動作されるような場合には、ホー
ルド容量に対するアナログ入力信号の充電時間が相対的
に長くなる。従って電位変化の大きなアナログ入力信号
の電圧レベルをホールド容量に充電する場合、その充電
期間中にアナログ入力信号の電圧レベルの変化によって
、Ａ／Ｄ変要器の変換樗度が低下する虞れは一層顕著と
なることが本発明者の検ＩｔｔＫよって明らかとされた
。

１た、ホールド機能を持たないＡ／Ｄ変換器は各量子化
レベルの比較動作ステップ毎にアナログ信号をサンプリ
ングしなければならない。そのため電位変化の大きなア
ナログ入力信号に対するＡ／Ｄ変換精度は著しく低くな
ってしブう。

そこで本発明者は、電位変化の大きなアナログ信号に対
するＡ／Ｄ変換精度を高めるために、外部に高性能なサ
ン７ル濤詐４ホールド回路を設けることを検討した。し
かし従来のＡ／Ｄ変換器はアナログ信号のサンプリング
開始タイミング信号，サンプリング終了タイミング信号
、又はそのサンプリング期間を知らせるためのタイミン
グ信号を外部に出力する出力手段を有していないため、
外部ＫｉＡ性能サンプルｔｔｓ４−ホールド回路を設け
ても上記タイミングを上記外部サンプル−４ホールド回
路に与えることができないという問題点のあることを見
出した。さらに，Ａ／Ｄ変換器の動作状態をアナログ信
号発生元に容易に知らせることができず、これにより、
アナログ信号の処理側、タトエばマイクロコンピュータ
からアナログ信号発生元、たとえば、外部サンプル社毎
ホールド回路を制御する要求に簡単に答えることができ
ないことを見出した。

本発明の目的は、外部に釦けるサンプル・ホールド機能
の有効活用を図ることができるＡ／Ｄｉ換器を提供する
ことにある。本発明の他の目的は、内部動作条件やアナ
ログ入力信号の状態などに応じて変換精度を容易に高め
ることができるＡ／Ｄ変換器を提供することにある。本
発明のさらに他の目的はアナログ信号発生元に対する制
御性を実現するＡ／Ｄ変換器を提供することにある。本
発明のさらに他の目的は、アナログ信号のサンプリング
タイミングなどをチップ外部に出力するための外部端子
を有するアナログ・ディジタル変換器を内蔵したマイク
ロコンビ一一夕を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願にかいて開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、シングルチップマイクロコンピュータのよう
な半導体集積回路に内蔵されたアナログ・ディジタル変
換器に釦いて、アナログ信号のサンプリング開始、終了
、又はそのサンプリング期間を知らせるためのストロー
ブ信号の内の少なくとも１つを上記半導体集積回路の外
部端子を介して外部に出力する手段を設けたものである
。

〔作　用〕

上記した手段によれば、アナログ信号のサンプリング動
作状態を外部に知らせるためのストローブ信号は、電位
変化の大きなアナログ入力信号に対するＡ／Ｄ変換精度
を高めるために外部に設けられるべき高性能なサンプル
番”ｃｄホールド回路に供給可能とされる。上記高性能
サンプル禦一ホールド回路は上記ストローブ信号をサン
プリン？タイミング信号として認識して，アナログ信号
をサンプリングするように制御される。これによ■、外
部ＶＣ釦けるサンプル・ホールド機能の有効活用、アナ
ログ・ディジタル変換器の動作条件に応じた変換精度の
向上、さらにはアナログ信号発生元に対する制御性の向
上が達或される。

〔実施例〕

第１図は本発明の一実施例である逐次比較型Ａ／Ｄ変換
器１を内蔵したシングルチップマイクロコンピュータ５
を示している。

同図に示されたシングルチ，ブマイクロコンピュータ５
は、一点鎖線で示される単結晶シリコン半導体基板上に
、公知のＣＭＯＳプロセス又はバイボーラ・ＣＭＯＳプ
ロセスを利用することによって、形或されている。した
がって、図示されたマイクロコンピュータ５は、Ｎチャ
ネル型ＭＯ８ＦＥＴ及びＰチャネル型ＭＯＳＦＥＴ又は
Ｎチャネル型ＭＯＳＦＥＴ，Ｐチャネル型ＭＯ８ＦＥＴ
及びＮＰＮ型バイボーラトランジスタの組合せによって
構或される。

上記マイクロコンピュータ５は、上記Ａ／Ｄｉ換器ｌの
他、中央処理装置（ＣＰＵ）２，ランダム・アクセス・
メモリ（ＲＡＭ）３．リード・オンリー・メモリ（ＲＯ
Ｍ）３０，内蔵周辺回路４０，クロック・パルス・発生
器ＣＰＧ５０，デジタルＩ／Ｏボート６０，上記ＣＰＵ
２の動作モードなどを制御するための制御回路ＣＰＵ　
ＣＯＮＴ７０，及び内部バス４を含む。

上記ＣＰＵ２ｆｌ、上記Ｒ，ＯＭ３０内にストアされた
プログラムに従って、上記プログラムに記述された所定
のデータ処理を行なう。たとえば、上記プログラムがア
ナログ信号のデータ処理プログラムを含む場合、上記Ｃ
ＰＵは上記Ａ／Ｄ変換器１に対して、アナログ入力信号
をデジタル信号に変換することを指示するとともに、上
記変換されたデジタル信号を内部バス４を介してたとえ
ばＲＡＭＢ内へ書き込むように指示する。

上記内蔵周辺回路４０は、特に制御されないが、タイマ
ーＴＲ４１，フリーランニングタイマーＦＲＴ４２及び
シリアル・コミニエケーシ嘗ン・インター７エイス８Ｃ
Ｉ４３ｔ−含む。上記タイマーＴＲ４　１は、たとえば
、任意のデー−ティ比のパルス信号をデジタルＩ／Ｏポ
ート６０を介して外部に出力するために利用される。上
記フリーランニングタイマーＦＲＴ４２は、たとえば、
デジタルＩ／Ｏボート６０を介して入力されたデジタル
信号のパルス幅や外部クロックの周期を測定したり、あ
るいは、任意の波形の信号を上記Ｉ／Ｏボート６０を介
して外部に出力するために利用される。上記シリアル・
コミニュケーシ、ン・インター７エイスＳＣＩ４３１ｄ
、外部からのシリアルデータの受信及び外部へのシリア
ルデータの送信を制御するために利用される。この様に
、図示のマイクロコンピュータ５は、その内部機能が高
められており、種々のデータ処理システムへの応用が可
能とされている。尚、上記タイマー４１，フリーランニ
ングタイマーＦＲＴ４２及びシリアルコミニュケーシ１
ンインターフェイスＳＣＩ４３Ｕそれらの動作を構我さ
れるべきデータ処理システムに適用する様に内部バスを
介して中央処理装置２によって制御される。クロック・
パルス・発生器（　ＧＰ　）　５　０は、外部端子ＸＴ
，及びＸＴ，の間Ｋ接続された水晶発振子８０の発振周
波数（２φ）に基づいてＣＰＵ２の動作クロックφ（＝
１０ＭＨｚ），Ａ／Ｄ変換器の動作クロックφ／８（＝
１０ＭＨｚ／　８）％及び、上記周辺回路４０の動作ク
ロック（図示せず）を発生する。上記ＣＧＰ５０は、そ
の内部に、上記水晶発振子８　０　ｉｃＷ続されてＣＰ
Ｕ２の動作クロック（システムクロック）φの２倍の周
波数のクロック信号２φを発生する発振器，上記クロッ
ク２φを受けて２分周することによってシステムクロ，
クφを作る分局器及び、システムクロックφを８分周し
たク、あるいは、内蔵周辺回路４０の為の動作クロック
（φ／２，φ／４，φ／８．φ１６・・・・・・）など
を形或するブリスケーラを含む。

上記デジタルＩ／Ｏボート６０ぱ、内部バス４と外部デ
ータ端子ＤＴエないしＤＴｎとの間に設けられて、外部
周辺装置９０の動作を制御するために内部バス４上のデ
ジタルデータを１つ又はそれ以上の特定の外部データ端
子（ＤＴ）に出力するように、あるいは、上記外部周辺
装置９０の動作状態をモニターするために上記外部周辺
装置９０からのデジタルデータを１又はそれ以上の特定
の外部端子（ＤＴ）から内部バスに入力するように、制
御される。曾た、上記デジタルＩ／Ｏポート６０は、上
記外部端子ＤＴ１ないしＤＴｎの内の１ないし複数の端
子を上記内蔵周辺回路４０のための専用入力，専用出力
又は専用出力端子として割シあてるとともに、上記専用
端子と上記周辺回路４０との間のデータの転送を専用バ
ス４４を介して行なえるように制御される。上記デジタ
ルＩ／Ｏポート６０の制御は、上記ＲＯＭ３０内に格納
されたプログラムに従い、上記ＣＰＵ２Ｋよって実行さ
せることができる。

上記制御回路ＣＰＵ　ＣＯＮＴ７０は、外部周辺装置９
０に接続された外部端子ＣＴＩないしＣＴｆｍからリセ
ット信号，割込要求信号，スタンバイ信号，モード設定
信号などの制御信号を受けて、上記ＣＰＵ２の動作制御
を行々う。

上記マイクロコンピュータ５ぱ、さらに、デジタル回路
たとえば、ＣＰＵ２　，ＲＡＭ３　，ＲＯＭ３０，内蔵
周辺回路４　Ｑ　，ＣＰＧ５０，及びデジタルＩ／Ｏボ
ート６０などの為のデジタル回路用の５ボルト電源電圧
ＤＶＣＣ及びＯボルトの接地電圧ｐｖｓｓのそれぞれが
供給される電源供給端子８Ｔ，及び８Ｔ，，さらにＡ／
Ｄ変換器１の為の基準電源電圧ＡＶＣＣ及び接地電位Ａ
Ｖｓｓのそれぞれが供給される電原供給端子８Ｔ３及び
８Ｔ４を含む。

さらにアナログ信号ＡｉＮが供給されるべき外部端子（
第１端子）ＡＴ及びＡ／Ｄ変換器ｌから出力されるスト
ローブ信号８８１又は８８２が供給されるべき外部端子
（第２端子）ＡＣＴが設けられている。上記端子ＡＴＦ
ｉ、外部サンプルアンドホールド回路２０の出力端子０
に結合される。

その回路２０の制御端子Ｃは、上記端子ＡＣＴＫ結合さ
れて、ストローブ信号ＳＳ１又は８８２を受けるように
される。さらに、上記回路２００入力端子（は、アナロ
グセンサー１００から発生される原アナログ信号を受け
る。上記外部サンプルアンドホールド回路２０は、その
制御端子Ｃに入力されるストローブ信号ＳＳ１又＃′ｉ
ｓｓ２のハイレベルに応答して、センサー１００からの
原アナログ信号をサンプリングし、かつ、ホールドし、
その出力端子０からホールドされたアナログ信号の電圧
レベルに対応するアナログ入力信号Ａｉｎｔ−端子λＴ
に出力する。上記アナログセンサー１００は、４！に制
限されないが、ホットワイヤーセンサーとされる。この
ホットワイヤーセンサーは、一種のエア・７ローセンサ
であって、電源端子（Ｖｃｃ）と接地端子（ＧＮＤ）と
の間κ直列接続された発熱する第１抵抗素子及び抵抗値
が一定の第２抵抗素子とを含む。上記第１抵抗素子は、
可変抵抗素子があって、空気の流量が大きくされると、
その発熱量が低下するためその抵抗値が上昇し、空気の
流量が少ないと、その発熱量が上昇するため、その抵抗
値が低下する特性を持たされる。アナログ出力信号は、
上記第１抵抗素子と第２抵抗素子の接続点から取υ出さ
れる。上記から理解されるように，このアナログ出力信
号は、上記第１及び第２抵抗素子Ｋよって分圧された゛
五圧レベルとされ、空気の流量の変化が激しい場合、そ
の重圧レベルの電位変化も激しくされる。

尚、上記アナログセンサーは、上記ホット・ワイヤーセ
ンサーに限定されるものではなく、たとえば、自動車に
搭載されたエンジンのシリンダ同の圧力を検出するため
の圧力センサーとされても艮い。上記外部端子ＡＴ及び
ＡＣＴは上記Ａ／Ｄ変換器１が使用されない場合、上記
端子ＡＴ及びＡＣＴの有効利用の為に，上記デジタルＩ
／Ｏボート６０に接続されるようになってかシ、デジタ
ル信号の入出力端子としても使用可能とされる。

さらに，端子ＡＴがアナログ信号を受ける場合、デジタ
ルＩ／Ｏポート６０の上記端子ＡＴＫ接続されたデジタ
ル入出力回路のインピーダンスは高くされて、アナログ
信号のレベル変化を防止するようになっている。

第１図の逐次比較ｍＡ／Ｄ変換器ＩＦｉ、特に制限され
ないが、アナログ信号Ａ　ｉ　ｎのサンプル・ホールド
回路６、アナログ・ディジタル変換のための量子化レベ
ルを生成するための比較データレジスタ７及びＤ／Ａ変
換回路８、この量子化レベルとサンプリグされたアナロ
グ入力信号の電圧レベルとを比較する比較回路９、上記
比較レジスタ７から転送された比較結果を保持するデー
タレジスタ１１，Ａ／Ｄ変換器１の動作の開始を指示す
る制御データやＡ／Ｄ変換器１の動作状態を示すステー
タスデータが保持されるコントロール・ステータスレジ
スタ１２，そのデータレジスタ１ｌ及ヒコントロール・
ステータスレジスタ１２を内部ハス４にインタフェース
するバスインタフェース１３、及びＡ／Ｄ変換器１全体
の制御を司る制御回路１０を含む。尚、第２図は、コン
トロール・ステータスレジスタ１２のビット構戒を示し
ている。ＡＤＦは、変換動作の終了を示すビット、ＡＤ
ＳＴＦｉ変換動作の開始を示すビット、ＡＤ工Ｅは変換
動作の終了による割込要求の許可を示すビット及びＥＳ
Ｈは外部サンプルアンドホールド回路の有無を示すビッ
トに対応する。したがって上記ビットＡＤＦ，ＡＤＩＴ
，ＡＤＩＥは上記Ａ／Ｄ変換器の動作状態を記憶するた
めの記憶回路とされ、上記ビットＥ８Ｈは、マイクロコ
ンピュータ５の外部状態を記憶するための記憶回路と見
なされる。

上記Ｄ／Ａ変換回路８は、例えば８ビットのディジタル
データをアナログ変換する場合、同一抵抗値の抵抗素子
を２５６個直列接続し、各抵抗素子の結合ノードから順
番にスイッチ素子をス｝　ＩＪング状に結合した抵抗ス
｝　ＩＪング回路を持つ。抵抗ス｝　ＩＪング回路のス
イッチ素子が上記比較データレジスタ７から与えられる
デイジタルデータによってスイッチ制御されることによ
り、上記Ｄ／Ａ変換器８はそのディジタルデータの値に
従って重み付けされた量子化レベル’１ｉｒｅｉを生成
する。

この量子化レペルｖｒｅｆはオペアンプで構或されるよ
う々比較回路９に供給される。

上記サンプル・ホールド回路６は、サンプリング信号８
Ｅのアサート期間だけオン状態を採ってアナログ信号Ａ
　ｌ　ｆｌを入力するサンプリ゛ングスイッチ６Ａと、
このサンプリングスイッチ５Ａｉ通して供給されるアナ
ログ信号ＡＩＤの電圧レベルを蓄えるホールド容量６Ｂ
を含む。このホールド容量６Ａの容量値は８ｐＦ程度と
される。上記サンプリング信号ＳＥは、Ａ／Ｄ変換器１
の動作が開始されるとき、その逐次比較動作に先立って
所定期間アサー卜される。上記Ａ／Ｄｉ換器１の動作は
、上記コントロール・ステータスレジスタ１２のＡ／Ｄ
変換スタートビットＡＤＳＴＶｃ，中央処理装置２から
Ａ／Ｄｉ換器１の動作の開始を指示するデータ（たとえ
ば″′１″）が書き込１れることによって、開始される
。

上記制御回路１０は、さらに上記Ａ／Ｄ変換スタートビ
，トＡＤ８ＴＫ″′１”が書き込１れたことＫ応答して
、外部端子ＡＴとサンプリングスイッチ６人との間に設
けられたＮチャネルスイッチＭＯ８ＦＥＴ　８Ｗ１ｔ−
ＯＮ状態とするためのイネーブル信号ＡＤＥを発生する
。さらにブた、上記制御回路１０ぱ、上記コントロール
ステータス・レジスタ１０のビットＥＳＨに外部サンプ
ルアンドホールド回路が有ることを示すデータ”１”が
セットされていると、ストローブ信号ＳＳ１又は８Ｓ２
金外部端子ＡＣＴＫ供給するために、Ｎチャ不ルスイッ
チＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｓ　Ｗ　２をＯＮ状態とす
るストローブイネーブル信号ＳＳＥを発生する。

前述の様に逐次比較型Ａ／Ｄ変換回器ｌや中央処理ｉ置
２の動作は、それぞれ動作クロックφ／８及びφに同期
される。したがって、サンプリング信号ＳＥのアサート
期間に対応するサンプリングスイッチ６人の導通期間、
すなわちアナログ信号Ａｉｎのサンプリング時間は、動
作クロック信号φ／８の所定サイクル数たとえば、６３
サイクルとされる。上記所定サイクル数は、ホールド容
量６Ｂの容量値を考慮して十分なサンプリング時間を得
られるようなサイクル数とされる。実際には、上記所定
のサイクル数は予め制御回路１０の論理に従って固定的
に決定されている。言い換えるならば、動作クロックφ
がＩＯＭＨＺでかつ、上記ホールド容量６Ｂが８ｐＦと
される場合、上記サングリング時間は、（４μｓ）程度
とすることが望ましく、そのサンプリング時間（４μｓ
）に対応するサイクル数が６３サイクルとされる。

上記ホールド容量６Ｂに蓄えられたアナログ信号の電圧
は比較回路９に供給される。比較回路９ぱ、そのサンプ
リングされた電圧レベルと量子化レペルＶｒｅｆとの大
小を比較し、その結果を制御回路１０に供給する。制御
回路１０は、その比較結果に基づいて比較データレジス
タ７の該当ビットを必要に応じて訂正して、次の比較動
作制御に移る。最上位ビットから最下位ビット管での比
較動作が終了されると、比較データはデータレジスタ１
１に供給される。そして制御回路ｉｏＶｉコントロール
・ステータスレジスタｌ２のＡ／Ｄｉ換スタートビット
ＡＤ８Ｔを′″０”にクリアする。

上記制御回路１０は、上記コントロール・ステータスレ
ジスタ１２のＡ／Ｄ変換エンドブラッグＡＤ　Ｆ　ｉｃ
　Ａ　／　Ｄ変換が終了したことを示すデータ″′１″
を書き込む。さらに、制御回路１０は、上記コントロー
ル・ステータスレジスタ１２のインター２プトイネーブ
ルビ，｝ＡＤＩＥにＡ／Ｄ変換動作の終了による割込要
求の許可を示すデータが保持されている時，Ａ／Ｄ変換
動作の終了を知らせるための割込み信号を中央処理装置
２に供給する。

それによって、中央処理装置２は、上記データレジスタ
１１に保持されたデジタルデータをモジュールバスＭＢ
Ｕ８及びバス・インター７ェイスｌ３を介して内部バス
４Ｋ取り込むように、上記Ａ／ＤＫ換器ｘ及びバスイン
ターフェイス１３′ｔ−制御する０ 本実施例の逐次比較型Ａ／Ｄ変換器Ｉは、サンプルホー
ルド回路６によるアナログ信号Ａ　１　Ｈのサンプリン
グ開始タイミングを指示するサンプリングストローブ信
号８８１，又は、サンプリング期間を示すサンプリング
ストローブ信号８８２ｔ−制御回路１０から外部端子Ａ
ＣＴを介してマイクロコンピュータ５の外部に出力でき
るようになっている。

第３図は、上記マイクロコンピュータ５０Ａ／Ｄ変換器
ｌの動作を示している動作波形図である。

以下、同図を用いてＡ／Ｄ変換器１の動作が説明される
。尚，以下では、コントロール・ステータスレジスタ１
２のビ，｝ＥＳＨがＣＰＵによって１１”にセットされ
ている場合について説明する。

ＣＰＵ２はＲＯＭ３０内に格納されている所定のデータ
処理プログラムに従ってデータ処理ｔｌ−実行する。上
記データ処理プログラム内に、アナログデータ処理プロ
グラムが存在すると、ＣＰＵ２は、上記Ａ／Ｄ変換器１
の中のコントロール・ステータス・レジスタ１２のＡ／
Ｄ変換スタートビットＡＤＳＴをアクセスするため、動
作クロックφに同期して、上記コントロール・ステータ
ス・レジスタ１２を示すアドレス信号Ａｉを発生する。

さらに、ＣＰＵ２は、ライト動作であることを示す為に
、ライト信号を選択的にローレベルとし、上記Ａ／Ｄ変
換スタートビットＡＤＳＴを”１″にセットする。上記
ＣＰＵ２のライトサイクルは、動作クロックφの３周期
すなわち３ステート（３サイクル）で実行される。

上記制御回路ｌＯは、上記Ａ／Ｄ変換スタートビ，｝Ａ
ＤＳＴが１１″にセットされたことに応答して、上記ス
イッチ！’ｄＯＳＦＥＴＳＷ１及びＳＷ２をＯＮ状態と
するためのイネーブル信号ＡＤＥ及びストローブイネー
ブル信号Ｓ８Ｅｆ発生するとともに、高性能な外部サン
プルアンドホールド回路２０Ｋサンプリングタイミング
を示す為にパルス状のストローブ信号８：３１を発生す
る。上記外部サンプルアンドホールド回路２０は、上記
スイッチＭＯＳＦＥＴＳＷ２のソース・ドレインバスを
介して外部端子ＡＣＴに供給されたストローブ信号８８
１をその制御端子Ｃに受け、その入力端子ｉにアナログ
センサー１００から供給されているアナログ信号を上記
ストローブ信号８８１のハイレベルに同期して、その内
部のホールド容量に蓄える。すなわち、外部サンプルア
ンドホールド回路２０は、ストローブ信号８８１のハイ
レベルとされる期間の間に、そのホールド容量にアナロ
グ信号の電圧レベルを十分に蓄える。言い換えると、高
性能な、外部サンプルアンドホールド回路２０のサンプ
リング時間は、上記ストローブ信号８Ｓ１のハイレベル
とされている時間ｔＳＳとされる。したがって、上記セ
ンサー１００の出力するアナログ信号が急げきに変化す
る場合であっても、上記ストローブ信号ＳＳＩのハイレ
ペル期間ｔｓｓが短くされるので、七ンｔ−１００から
のアナログ信号は一定と見なすことができる。逆に、上
記外部サンプルアンドホールド回路２０は、そのサンプ
リング時間が短かくされても、それに供給されるアナロ
グ信号の電圧を正確に蓄えるだけの性能を有する。

上記制御回路１０は、上記ストローブ信号ＳＳｌ号ＳＥ
を所定の期間ハイレペルに変化させる。このサンプリン
グ信号ＳＥのハイレベルの期間すなわち、サンプリング
時間ｔｓｐｌＯ間、ホールド容量６Ｂは、上部外部サン
プルアンドホールド回路２０のホールド容量にストアさ
れた変化の少ないアナログ信号の電圧レベルを外部端子
ＡＴ及びスイッチＭＯＳＦＢＴ８Ｗ１のり一ヌ．ドレイ
ンパスを介して供給され、それを蓄える。

その後、上記Ａ／Ｄ変換器ｌは、上記ホールド容量６Ｂ
内にストアされた電圧レベルをそれに対応する複数ビッ
トのデジタル信号に変換するために、比較動作シーケン
スを実施する。尚、図中のｔｈｏｌｄＨ，上記ホールド
容量６Ｂがアナログ信号の電圧レベルを保持すべきホー
ルド時間を示している。

そして、上記制御回路１０は、Ａ／Ｄ変換の終了を検出
して、上記コントロール・ステータス・レジスタｌ２の
上記Ａ／Ｄ変換スタートビクトＡＤＳＴの値を“１”か
ら１１　０　ｎにクリアするとともに人／Ｄ変換エンド
フラッグＡＤＦｔ−’″Ｏ”かＣ）”１”Ｋ＊ｙ卜する
・。図中のｔｃｏｎｖｉｊｌ回のＡ／Ｄ変換に必要とさ
れる変換時間を示している。

尚、上記変換時間は，１３．４μｓとされる〇そして、
上記制御回路１０Ｈ，上記コントロール・ステータス・
レジスタ１２のインターラプトイネーブルビットＡＤＩ
Ｅが′″１”にセットされているなら、上記ＣＰＵ２に
割込信号を発生する。

以上では、ストローブ信号８８　１ｉ出力する場合につ
いて説明したが、上記ストローブ信号ＳＳ１ぱ図示され
たストローブ信号８８２とされても良い。このストロー
ブ信号８８２ぱ，サンプリング信号ＳＥの立上りに同期
してハイレベルにされ、サンプリング信号８Ｅの立下り
から比較動作シーケンスの開始の間にローレベルとされ
る信号で、内蔵サンプルアンドホールド回路６のサンプ
リング期間を示す信号と見なされる。

信号の性質上それ自体のレベル変化が大きなアナログ信
号Ａｉｎをディジタル信号に変換するときに、制御回路
１０の構或及び動作クロックφ／８の周波数によって一
義的に決定されるサンプリング時間でホールド容量６Ｂ
にアナログ信号Ａｉｎの電圧を充電すると、充電期間中
に釦ける入力アナログ信号Ａ　ｉ　ｎのレベル変化がそ
の充電レベルに影響を与えてＡ／Ｄ変換精度が低くなっ
てし筐う處れがある。そこで、外部に高性能々サンプル
・ホールド回路２０ｔ−設け、これを介してアナログ信
号Ａ　ｉ　ｎを逐次比較型Ａ／Ｄ変換器ＩＫ供給するの
が望！しい。その場合、そのサンプル・ホールド回路２
０は、マイクロコンピュータ５のＡ／Ｄ変換器１に内蔵
されたサンプルアンドホールド回路６のサンプリングタ
イミングを知る必要がある。そとで、本発明にかいては
、サンプル・ホールド回路２０はサンプリングストロー
ブ信号８Ｓｔや８８２の立上ク変化によって逐次比較型
Ａ／Ｄ変換器ｌのサンプリングタイミングを知り、これ
に基づいてそのサンプル・ホールド回路２ｏは、マイク
ロコンピュータ５Ｋ内麓されているサンプル・ホールド
回路６よクも短時間にアナログ信号をサンプリングして
充電する。したがって、このサンプル・ホールド回路２
０自体の充電レベルには入力アナログ信号のレベル変化
による影響かあまシ含１れていないから、これをサンプ
ル・ホールド回路６が受けることによク、サンプルホー
ルド回路６のサンプリング期間中に変換対象とされるセ
ンサーｌ００からのアナログ信号がレベル変化してもそ
の変動の影響を受けずに高い精度でＡ／Ｄ変換を行うこ
とができる。

１た、上述の実施例では、動作クロッ゛クφを１ｏＭＨ
ｚ　として説明してきたがシステム動作上マイクロコン
ピュータ５が比較的周波数の低い動作クロックφに同期
して低速動作されるような場合、サンプリング信号ＳＥ
のアサート期間すなわちホールド容量６Ｂに対するアナ
ログ信号Ａ　ｉ　ｎの充電時間も相対的に長くなるため
、ホールド容量６Ｂへの充電レベルはアナログ信号Ａ　
ｉ　ｎのレベル変化の影響を受け易くなる。このような
ときにも上記同様に、サンプリングストローブ信号８８
１又Ｆｉ８８２を用いて、マイクロコンピュータ５の外
部に設けたサンプル・ホールド回路２０を制御するのが
有効である。尚、上記ではセンサー１００からのアナロ
グ信号の変化が急峻な場合について説明してきたが、セ
ンサー１００からのアナログ信号の変化が急峻でない場
合にも上記マイクロコンビエータ５ぱ十分適用できる。

この場合、上記外部サンプリングアンドホールド回路２
０Ｆｉ不要であシ、ストローブ信号８８１又は８８２の
出力も不要である。したがって、コントロール・ステー
タス・レジスタｌ２のピ，トＥ８Ｈが′″０″にセット
されていれば、信号ＳＳＥが発生しないので、スイ，チ
ＭＯＳＦＥＴＳＷ２ＦｉＯＦＦ状態とされる。そのため
、ストローブ信号８８１又ＦｉｓＳ２ぱ外部端子ＡＣＴ
に供給されない。

第４図には本発明の他の実施例である逐次比較型Ａ／Ｄ
ｉ換器が示される。同図に示される逐次比較型Ａ／Ｄ変
換器２ｌは、第１図に示される逐次比較型Ａ／Ｄ変換器
１にかいて、サンプル・ホールド回路６の代わりにサン
プル回路２２を有する。上記Ａ／Ｄ変換器２ｘは、制御
回路２３の制＃によって、アナログ入力信号Ａｉｎをサ
ンプリングする毎に比較動作を順次行うような比較動作
シーケンスを実行するようにされる。その他の構或は第
１図に示された実施例と同様であると見なされる。すな
わち、第４図は概念的に記載されている。

本実施例の逐次比較型Ａ／Ｄ変換器２１Ｈ、サンプリン
グ回路２２によるアナログ信号Ａｉｎの最初のサンプリ
ング開始タイミングを指示するサンプリングストローブ
信号８８３，又は、最初のサンプリングタイミングから
最後のサンプリングタイミング１での期間に概ね呼応す
る期間を示すサンプリングストローブ信号８８４を、制
御回路２３からマイクロコンピュータ５の外部に出力す
るようになっている。第５図に示さ力るヱうに、サンプ
リングストローブ信号Ｓ８３は、特に制限されないが、
上記Ａ／Ｄ変換スタートビットがイネーブルにさｎた直
後にパルス状にアサート変化される。１た，サンプリン
グストローブ信号８８４は、峙に制限されないが、最上
位ビットの比較のためにサンプリング信号ＳＥ’がアサ
ー卜されてから最下位ビットの比較動作が行わ力る１で
の間に呼応する期間だけアサート変化される。サンプリ
ングストローブ信号８８３　，８８４の双方を外部に出
力してもよいが、第４図の実施例では何れか一方が外部
に出力される。

第４図に示されるようなホールド機能を持たないＡ／Ｄ
変換器２１は、各量子化レベルの比較動作ステップ毎に
アナログ信号Ａｉｎをサンプリングしなければならない
ため、変化の大きなアナログ信号Ａｉｎに対するＡ／Ｄ
変換精度は著しく低く々っでしすう。このようなとき、
上記実施例同様マイクロコンビエータ５の外部にサンプ
ルホールド回路２４を設け、上記サンプリングストロー
ブ信号ＳＳ３．ＳＳ４を用いてそのサンプル・ホールド
回路２４にアナログ信号を保持させる。サンプリングス
トローブ信号８８３　，８８４の立上り変化から一定期
間例えばサンプリングストローブ信号８８３のハイレペ
ルアサート期間だけサンプル・ホールド回路２４Ｋアナ
ログ信号をサンプリングさせ、そのサンプリングレベル
Ｆｉテンプリ，ングストローブ信号の次のアサート変化
１でホールドされ、このホールドされた電圧をサンプリ
ング回路２２に与える。したがって、逐次比較型Ａ／Ｄ
変換器２１は、その動作状態をサンプリングストローブ
信号８８３　，８８４によって外部のサンプルホールド
回路２４に与えることによって、逐次比較型Ａ／Ｄ変換
器２１自体ホールド機能を持たなくても、サンプル・ホ
ールド機能付きの逐次比較型Ａ／Ｄ変換器１同様に変化
の大きなアナログ信号に対して高い変換槽度を得ること
ができる。

上記実施例によれば以下の作用効果を得るものである。

（１）　　マイクロコンピュータに含１れるＡ／Ｄ変換
器の内蔵ホールド容ｆ６Ｂは、配線の浮遊容量やスイッ
チ素子の寄生容量さらには製造ばらつき、そして半導体
基板の電位変動などのノイズを、実質的に無視し得る程
度にホールド容量を大きくするという観点と、ホールド
容量に対する充電時間増大が、比較動作効率を低下させ
たり、変化の大きな入力アナログ信号レベルを正確にサ
ンプリングすることができを〈なるというようなことが
ないようにするという観点から、充電時間かあ１り長く
ならない範囲で、ある程度高い変換樗度を保ち得る大き
さに設定される。したがって、変化の大きな入力アナロ
グ信号を゜ディジタル変換するにはホールド容量への充
電期間中に入力アナログ信号が変動して変換精度が低く
なってし！う虞れのあるような場合、逐次比較型Ａ／Ｄ
変換器ＩＩＩ−ｉ、サンプリングタイミングの開始を指
示するようなサンプリングストローブ信号８８１や、サ
ンプリング期間を示すようなサンプリングストローブ信
号ｓｓｚをマイクロコンビ一一夕５の外部に出力するか
ら，この信号を外部で受けて変換対象とされるアナログ
信号をサンプル・ホールドする高性能なサンプル・ホー
ルド゛回路２０が設けられることにより、内蔵サンプル
ホールド回路６によるサンプリング期間中に変換対象と
されるアナログ信号がレベル変化してもその変化の影響
を少なくして高いｎ度でＡ／Ｄ変換を行うことができる
。

（２）　　システム動作上マイクロコンピュータ５が比
較的周波数の低い動作クロックＣＬＫＫ同期して低速動
作されるような場合Ｋは、サンプリング信号８Ｅのアサ
ート期間すなわちホールド容量６Ｂに対するアナログ信
号Ａｉｎの充電時間も相対的に長くなう、ホールド容量
６Ｂへの充電レベルはアナログ信号Ａ　ｊ　ｎのレベル
変化の影響を受け易くＺるが、このよう々ときにも上記
（１）と同様に、サンプリングストローブ信号ＳＳｘ，
ＳＳ２ｅ用いて、マイクロコンピュータ５の外部に設け
たサンプル・ホールド回路２０にアナログ信号レベルを
充電させることができる。これによって、内蔵サンプル
ホールド回路６によるサンプリング期間中に、変換対象
とされるアナログ信号がレベル変化してもその変化の影
響をあ１り受けずに高い樗度でＡ／Ｄ変換を行うことが
できる。

（３）　　ホールド機能を持たないＡ／Ｄ変換器２ｌは
各量子化レベルの比較動作ステップ毎にアナログ信号Ａ
　ｉ　ｎをサンプリングしなければならないため、変化
の大きな入力アナログ信号に対するＡ／Ｄ変換精度は著
しく低くなってし１う。しかし、逐次比較型Ａ／Ｄ変換
器２１は、その動作状態をサングリングストローブ信号
８８３　，　８Ｓ４を用いて外部のサンプルホールド回
路２４に知らせることができるので、逐次比較型Ａ／Ｄ
変換器２１自体ホールド機能を持たなくても、サンプル
・ホールド機能付きの逐次比較型Ａ／Ｄ変換器１と同様
に、変化の大きなアナログ信号に対して高い変換精度を
得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲に釦いて種々変更可
能であることは言う１でもない。

例えば逐次比較型Ａ／Ｄ変換器に内蔵されるＤ／Ａ変換
回路は上記実施例で説明した抵抗ストリング回路を内蔵
する構或に限定されず、夫々量子化レベルに対応して重
み付けされたラダー抵抗回路網を有する構或などに変更
することができる。

ｉた、その抵抗は，トランジスタのオン抵抗やオフ抵抗
さらにはポリシリコン抵抗などを利用することもできる
し、１た外付け抵抗にしてもよい。

１た、サンプリングストローブ信号は上記実施例に限定
されず、Ａ／Ｄ変換動作状態を外部に示すことができる
信号であればそのアサートタイミングやアサート期間は
自由に変更することができる。

例えば第１図の実施例でサンプリング信号ＳＥをサンプ
リングストローブ信号として外部に出力してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タのようなデータ処理用ＬＳＩに内蔵される逐次比較型
Ａ／Ｄｉ換器に適用した場合について説明したが、本発
明はそれに限定されるものではなく計数型Ａ／Ｄ変換器
などにも適用することができる。本発明は少なくともＡ
／Ｄ変換状態をチップの外部に直接出力可能な条件のも
のに適用可能である。

〔発明の効果〕

本ｍＶＣｓｐいて開示される発明のうち代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、半導体集積回路に内蔵されたアナログ・ディ
ジタル変換器ＶＣかいて、アナログ信号のサンプリング
開始、終了、又はその期間のうちの少た〈とも１つを示
すストローブ信号を外部に出力する手段を設けたから、
外部に卦けるサンプル・ホールド機能の有効活用を図る
ことができるという効果がある。そして内部動作条件や
入カアナログ信号の状態などに応じて変換精度を容易に
高めることができるという効果がある。さらに、アナロ
グ信号発生元に対する制御性を実現することができると
いう効果がある。

％にアナログ・ディジタル変換器の動作が、中央処理装
置の動作クロックに同期されるときに、あるいは、入力
アナログ信号の電圧レベルを保持するための内蔵ホール
ド容量に対する充電時間が上記動作クロック周波数に依
存するときに、その動作クロック周波数の設定状態によ
ってＡ／Ｄ変換精度が影響される場合にも、その影響を
容易に低減させることができる。

【図面の簡単な説明】

ｆｊｇｉ図は本発明の一実施例であるサンプル・ホール
ド機能を内蔵する逐次比較型Ａ／Ｄ変換器付シングルチ
ップマイクロコンピュータのブロック図、 第２図は第１図に示されるコントロール・ステータス・
レジスタ１２の説明図、 第３図は第１図に示されるＡ／Ｄ変換器の動作説明図、 第４図は本発明の他の実施例であるサンプル・ホールド
機能を内蔵しない逐次比較型Ａ／Ｄ変換器のブロック図
、 第５図は第４図に示されるＡ／Ｄ変換器の動作説明図で
ある。 ｌ・・・アナログ／デジタル（　Ａ／Ｄ　）変換器、２
・・・中央処理装置（ＣＰＵ）、３・・・ランダム・ア
クセスメモリ（ＲＡＭ），４・・・内部バス、５・・・
シングルチップマイクロコンピュータ。

Claims (1)

1. 【特許請求の範囲】 １、半導体回路装置は、 アナログ信号が供給されるべき第１外部端子；上記第１
   端子に供給されたアナログ信号を受け、そのアナログ信
   号をデジタル信号に変換するための変換手段、上記変換
   手段は上記アナログ信号をサンプリングするためのサン
   プリング回路（６）を持つ； 上記変換手段に結合され、上記変換手段の動作を制御す
   るための制御手段、上記制御手段は、上記サンプリング
   回路を動作させるための第１制御信号を上記サンプリン
   グ回路に選択的に出力するとともに上記サンプリング回
   路を制御するための第１制御信号に基づく第２制御信号
   を出力する；及び 上記第２制御信号が供給されるべき第２外部端子；を含
   むことを特徴とする半導体回路装置。 ２、上記変換手段は、さらに、アナログ・ディジタル変
   換のための量子化レベルを生成する手段と、この量子化
   レベルと上記サンプリング回路によって、サンプリング
   されたアナログ信号の電圧レベルとを比較する比較回路
   及び変換結果を保持するデータ・レジスタを含むことを
   特徴とする特許請求の範囲第１項記載の半導体回路装置
   。 ３、上記第２制御回路は、上記半導体回路装置の外部状
   態を識別するための記憶手段（ＥＳＨ）を含み、上記制
   御手段は、上記記憶手段（ＥＳＨ）を参照し、上記第２
   制御信号を上記第２外部端子に供給するか否かを制御す
   ることを特徴とする特許請求の範囲第１項記載の半導体
   回路装置。 ４、上記制御信号は、アナログ信号のサンプリング開始
   、終了、又はその期間の内の少なくとも１つを示すため
   のストローブ信号を含むことを特徴とする特許請求の範
   囲第１項記載の半導体回路装置。 ５、半導体回路装置は： 所定の動作クロックに従って所定のデータ処理を行なう
   中央処理装置（ＣＰＵ）；及び 上記所定の動作クロックを供給するクロック発生手段、
   を含み、上記変換手段は、上記動作クロックに同期して
   アナログ・デジタル変換を行なうことを特徴とする特許
   請求の範囲第１項記載の半導体回路装置。 ６、上記サンプリング回路は、上記アナログ信号の電圧
   レベルを保持するためのホールド容量を含むことを特徴
   とする特許請求の範囲第１項記載の半導体回路装置。