JPH03170885A - Ｄｃ測定部と複数のｄｕｔとの順次接続回路 - Google Patents
Ｄｃ測定部と複数のｄｕｔとの順次接続回路Info
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- JPH03170885A JPH03170885A JP1311635A JP31163589A JPH03170885A JP H03170885 A JPH03170885 A JP H03170885A JP 1311635 A JP1311635 A JP 1311635A JP 31163589 A JP31163589 A JP 31163589A JP H03170885 A JPH03170885 A JP H03170885A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、メモリＩＣテスタのＤＣ１ｌｌｌ定をする
場合に、ＩＤＵＴ分の回路横或により、ＤＣ測定部と複
数のＤＬＩＴの各ビンを順次接続する回路についてもの
である． 【従来の技術１ 次に、従来回路の横或を第３図により説明する．第３図
の１Ａは発振器、ＩＢはスタートＦＦ，１ＣはＮＯＲ回
路、ＩＤはス１・ツプＦＦ、ＩＥはＮＯＲ回路、１Ｆは
ビンエンドＦＦ、ＩＧは走査カウンタ、２Ａ〜２ＤはＢ
ＣＤ変換ＲＯＭ、３Ａ〜３Ｄはレジスタ、４Ａ〜４Ｄは
ＮＯＲ回路、７はＤＣ測定部、８Ａ〜８Ｄはピンカード
、９Ａ〜９ＤはＤＬＩＴ、ＩＯＡ〜ＩＯＤは反転回路、
１１はＯＲ回路である。
場合に、ＩＤＵＴ分の回路横或により、ＤＣ測定部と複
数のＤＬＩＴの各ビンを順次接続する回路についてもの
である． 【従来の技術１ 次に、従来回路の横或を第３図により説明する．第３図
の１Ａは発振器、ＩＢはスタートＦＦ，１ＣはＮＯＲ回
路、ＩＤはス１・ツプＦＦ、ＩＥはＮＯＲ回路、１Ｆは
ビンエンドＦＦ、ＩＧは走査カウンタ、２Ａ〜２ＤはＢ
ＣＤ変換ＲＯＭ、３Ａ〜３Ｄはレジスタ、４Ａ〜４Ｄは
ＮＯＲ回路、７はＤＣ測定部、８Ａ〜８Ｄはピンカード
、９Ａ〜９ＤはＤＬＩＴ、ＩＯＡ〜ＩＯＤは反転回路、
１１はＯＲ回路である。
第３図では、ＤＵＴ９Ａ〜９Ｄがそれぞれ３２ピンの場
合の測定例である． 第３図では、ＤＵＴ９Ａ〜９Ｄの測定ビンを次のように
４つに分割する， ＤＬＩＴ８Ａ ： １〜３２ビン， ＤＵＴ８Ｂ ： ３３〜６４ビン、 ＤＬＩＴ８Ｃ ： ６５〜９６ビン、 ＤＵＴ８Ｄ ： ９７〜１２８ビン． 例えば、レジスタ３Ａ〜３Ｄには、次の測定ビンデータ
が図′示を省略したＣＰＵから転送され格納されている
． （ア）レジスタ３Ａには、ＤＵＴ９Ａを測定するために
１〜８ビンのデータを格納する．（イ）レジスタ３Ｂに
は、ＤＵＴ９Ｂを測定するために３３〜４０ビンのデー
タを格納する．（ウ）レジスタ３Ｃには、ＤＵ７９Ｃを
測定するために６５〜７２ビンのデータを格納する．（
工｝レジスタ３Ｄには，ＤＬＪＴ９Ｄを測定するために
９７〜１０４ビンのデータを格納する．ＢＣＤ変換ＲＯ
Ｍ２Ａ〜２Ｄには、ＢＣＤＩＲ換データが格納されてい
る． ＣＰＵからのスタート信号２１により、スター１− Ｆ
Ｆ Ｉ Ｂがセットされ、走査カウンタ１Ｇが発振器
ＬＡの信号のカウン１〜を開始する．Ｂ Ｃ Ｄ ’Ｒ
ｌａ Ｒ Ｏ Ｍ ２ Ａ 〜２ Ｄ ハ、走査力ウ
ンタＩＧの出力に応じて１〜１２８ビンの走査データを
出力する． ここで、走査データが１ビンのとき、レジスタ３Ａの出
力と一致がとれ、ＮＯＲ回路４Ａ．ＯＲ回路１１の出力
によりストップＦＦＬＤがセットされ、スタートＦＦＩ
Ｂがリセッ１・されることにより、走査力ウンタＩＧは
一時停止する，この状態でビン力−１：８Ａ内のリレー
はオンになり、ＤＵＴ９ＡとＤ Ｃ １．１定部７が接
続され、ＤＣ ｉｌｌＪ定部７が測定を開始する．ＤＣ
測定部７の測定が終ると、次にＣＰＵからのスタート信
号２１により再び走査力ウンタＩＧがカウントを開始し
、同じようなシーゲンスにより、２〜８ビンが測定され
る． 次に、再びＣＰＬＩからのスター１・信号２ｌにより、
走査力ウンタＩＧがカウントをｒＭ始するが、９〜３２
ビンはレジスタ３Ａ〜３Ｄには、データがないので、Ｂ
ＣＤ変換ＲＯＭ２Ａ〜２Ｄの走査データと一致がとれず
、走査力ウンタＩＧは、３３ビンまで進み、そこで一時
停止し、３３ビンを測定する． このようにして、以下、３４〜４０、６５〜７２、９７
〜１０４ピンまで測定する．１０５〜１２８ビンまでは
、レジスタ３Ａ〜３Ｄにデータがないので、走査力ウン
タＩＧは、キャリーを出すまで進み、走査力ウンタＩＧ
のキャリーが出ると、ビンエンドＦＦＩＦがセットされ
、走査ウンタＩＧは停止し、またピンエンドフラグ２２
を立てる，ｃｐｕはこのフラグを検出し、全ビンの測定
が終ったことを認識し、すべてのテストシーケンスが終
了する． ［発明が解決しようとする課題］ 今後更に多ビン化が進み、並列測定数が増える．メモリ
ＩＣテスタでは、第３図のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ
、レジスタ３Ａ〜３Ｄ，ＮＯＲ回路４Ａ〜４Ｄがピンの
増加に＆ｔって増えていく．［課題を解決するための手
段］ この目的を達成するため、この発明では、全ての測定ビ
ンを、共通ＸＤＵＴ数とし、ＩＤＵＴ分の回路構成によ
り、Ｄ Ｃ ａＩ定部７を複数のＤＯＴ９Ａ〜９Ｄに順
次接続する場合に、ＤＵＴ走査信号２４でシフト動作を
するシフトレジスタ５Ａと、シフトレジスタ５Ａの出力
とｌ）ＬＩＴ存在信号２６〜２９とを入力とするＡＮＤ
回路５Ｂ〜５Ｅと、ＡＮＤ回路５Ｂ〜５Ｅの出力を入力
とするＮＯＲ回路５Ｆとを有するＯＵＴ走査回路５と、
ＡＮＤ回路５Ｂ〜５Ｅの出力とピンカードリレー駆動信
号３４とを入力とするＮＡＮＤ回路６Ａ〜６Ｄとを備え
、ＮＯＲｌｌｉｌｉｌ路５Ｆの出力をＢＣＤ変換ＲＯＭ
２のイネーブ信号として加え、ＮＡＮＤ回路６Ａ〜６Ｄ
の出力でＤＵＴ９Ａ〜９Ｄのピンカード８八〜８Ｄのリ
レーを駆動する． 従来の技術で述べた回路に対して、本考案では、以下の
回路横成とした． ｌ．多数個測定に対応するため、全測定ビンを、ビン分
割せずに、共通ビンと多ＤＵＴ化とした．共通ビン多Ｄ
ＬＩＴ化とは、例えば後述する第１図に示すように、ビ
ン数が１２８ビンの場合に、全ビンを３２ビンずつ４つ
の組に分け、各組にＤＵＴを接続できるようにすること
である． ２．走査カウンタ、ＢＣＤ変換ＲＯＭ、ピンレジスタを
ＩＤＬＩＴのみの構成とした．３．全ビンを測定するの
に、ＩＤＵＴ分の測定を数分繰返す回路とした． 次に、この発明によるＤＵＴとＤＣｆｉ定部の順次接続
回路の横成を第１図により説明する．第１図の２はＢＣ
Ｄ変換ＲＯＭ、３はレジスタ、４はＮＯＲ回路、５はＤ
ＬＩＴ走査回路、５Ａはシフトレジスタ、５Ｂ〜５Ｅは
ＡＮＤ回路、５ＦはＮＯＲ回路、５ＧはＤＵＴエンドＦ
Ｆ、６Ａ〜６ＤはＮＡＮＤ回路、その池の部分は第３図
と同じものである． いいかえると、第１図では第３図のＩＡ〜１Ｇをそのま
ま使用し、第３図のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄの代り
に第１図ではＢＣＤ変ｉｆｉＲＯＭ２を使用する． また、第３図のレジスタ３Ａ〜３Ｄの代りに、第１図で
はレジスタ３を使用し、第３図のＮＯＲ回路４Ａ〜４Ｄ
の代りに第１図ではＮＯＲ回路４を使用する． また、第３図の反転回路ｉ０Ａ〜ＩＯＤの代りに、第１
図ではＮＡＮＤ回路６Ａ〜６Ｄを使用し、第３図ではＯ
Ｒ回路ｌ１を使用しているが、第１図ではＤＵＴ走査回
路５を使用する． ＤＵＴ走査回路５は、シフトレジスタ５Ａ、ＡＮＤ回路
５Ｂ〜５Ｅ．ＮＯＲ［ｉｉｌ路５Ｆ．ＤＵＴエンドＦＦ
５Ｇで楕成されている． すなわち、第３図ではＤＵＴ９Ａ〜９Ｄの数に対応した
数のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ、レジスタ３Ａ〜３Ｄ
．ＮＯＲ回路４Ａ〜４Ｄを必要としているが、第１図で
はＢＣＤ変換ＲＯＭ２、レジスタ３、ＮＯＲ回路４につ
いてはそれぞれ１個ずつあればよい構成になっている． 測定ピンレジスタ３には，１〜８ピンのデータが格納さ
れている． ＡＮＤ回路５Ｂには、ＤＵＴ９Ａに対応するＤＵＴ存在
信号２６が加えられ、ＡＮＤ回路５Ｃには、ＤＵＴ９Ｂ
に対応するＤＵＴ存在信号２７が加えられる． また、ＡＮＤ回路５Ｄには、ＤＵＴ９Ｃに対応するＤＵ
Ｔ存在信号２８が加えられ、ＡＮＤ回路５Ｅには、ＤＵ
Ｔ９Ｄに対応するＤ Ｕ ’ｒ’存在信号２９が加えら
れる． １回目のＤＵＴ走査信号２４がＣＰＵから送られる． このＤＵＴ走査信号２４によりシフトレジスタ５Ａはシ
フト動作をし、出力端子ＱＡにｒＨ，を出し、出力端子
Ｑ．〜Ｑｃにｒｌ，Ｊを出す．ＡＮＤ回路５ＢとＮＯＲ
ＩｉｌＯ路５Ｇにより、ＢＣＤ変換ＲＯＭ２はイネーブ
ル状態になる．次に、ＣＰＵからのスタート信号２１に
より、従来回路と同じようなシーゲンスで、１ビンが測
定状態となる． このときＡＮＤ回路５Ｂの出力信号３０だけがｒ Ｈ
Ｊとなっているので、ＮＯＲ回路４の出力から取り出さ
れるピンカードリレー駆動信号３４でピンカード８Ａ内
だけリレーがオンとなり、ＤＵＴ９ＡだけがＤＣＩＴＩ
Ｊ定部７に接続される．ＤＣ測定部７の測定が終ると、
第３図と同じようなシーゲンスにより、ＤＵＴ９Ｂの２
〜８ピンが測定され、その後スタートストップ回路ＩＢ
〜ＩＦにより、ピンエンドフラグ２２が立ち、ＣＰＵは
このフラグ２２を検出し、ＤＵＴ９Ａの測定が終ったこ
と゛を認識する．その後ＤＵＴ９Ｂの測定をするため，
２回目のＤＵＴ走査信号２４を出力する． これにより、シフトレジスタ５Ａが更に１ビッ１・進み
、出力端子ＱＢだけがｒ Ｈ Ｊとなり、ＡＮＤ回路５
Ｃの信号３１だけがｒ ｝｛ 」となり、ＮＯＲ回路５
Ｇにより、ＢＣＤ変換ＲＯＭ２は、イネーブル状態とな
る．この状態でＣＰＵからのスタート信号２１により、
ＤＵＴ９Ａと同様にＤＵＴ９Ｂを測定する． 次に、ｃｐｕはＤＵＴ９Ｃを測定するため、３回目のＤ
ＵＴ走査信号２８を出し、シフトレジスタ５Ａは出力端
子ＱｃだけがｒＨ，となるが、ＤＵＴ 存在信号２８がｒ Ｌ Ｊとなり、ＡＮＤ回路５Ｂ〜５
Ｅの出力はすべて「し」となり、ＢＣＤ変換ＲＯＭ２は
ディスエイブル状態となるため、ＣＰＵからのスタート
信号２１により、走査カウンタＩＧがカウントを１７７
Ｊ始しても、ＢＣＤ変ｊ＠ＲＯＭ２から走査データは出
ない． したがって、ＮＯＲ回路４からはピンカードリレー駆動
信号３４は出す、ピンカード８Ｃ内のリレーはオンにな
らない．そこで、Ｄ（Ｊ７９ＣとＤＣ測定部７は接続さ
れず、ピンエンド状態となり、ＤＵＴは測定されない． 次に、４回目のＤＵＴ走査信号２４により、ＤＵＴ９Ｄ
は、ＤＵＴ９Ａ・９Ｂと同様のシーケンスで測定される
，ＤＵＴ９Ｄのビンエンド状態後、５回目のＤＵＴ走査
信号２４がＣＰＵから送られると、ＤＵＴエンドＦＦ５
Ｇがセットされ、ＤＵＴエンドフラグ２５が立ち、ＣＰ
Ｕは全ＤＬＪＴの測定が終ったことを認識し、一連のテ
ストシーゲンスを終了させる． ［作用］ 次に、第１図のタイムチャ−１〜を第２図によりＩｔ明
する． 第２図アはＤＵＴ走査信号２４の波形図である．ＤＵＴ
走査信号２４はＤＵＴの存在を検出するための信号で、
各ＤＯＴのテストを始める前にＣＰＵから送られる．Ｅ
は全ＤＵＴ測定終了検出用である． 第２図イはＤＬＩＴ９Ａの信号波形であり、信号２６と
ＤＯＴ走査シフトレジスタ５Ａの端子ＱＡ出力のＡＮＤ
信号である． 第２図ウはＤＵ７９Ｂの信号波形であり、信号２７とＤ
ＯＴ走査シフトレジスタ５Ａの端子Ｑ３出力とのＡＮＤ
信号である． 第２図工はＤＵＴ９Ｃの信号波形であるが、全区間でＤ
ＵＴ９Ｃ無になっている． 第２図オはＤＵＴ９Ｄの信号波形であり、信号２９とシ
フトレジスタ５Ａの出力端子Ｑｏ出力とのＡＮＤ信号で
ある． 第２図力は全ＤＵＴ８Ｉ！Ｉ定終了検出信号で、全ＤＬ
ＩＴが測定終了時にｒＨ，になる．第２図キは第１図の
ＮＯＲ回路５Ｇの出力信号の波形図であり、ＢＣＤｆ換
ＲＯＭ２のイネーブル信号となる． 第２図クはスタート信号２１の波形図であり、各ＤＵＴ
ごとの測定ビン検出用信号である．各測定ビンのテスト
開始前にＣＰＵから送られる．スタート信号２１により
走査力ウンタＩＧがカウントを開始し、レジスタ３の出
力と、ＢＣＤ変換ＲＯＭ２の出力とがＮＯＲ回路４をと
おり、走査カウンタＩＧは停止し、１ビンが測定できる
状態となる． 第２図ケはテストされるビンの状態を示している． 第２図コ・サでは、走査カウンタＩＧのキャリー出力で
、各ＤＵＴごと、全ビン測定終了後、出力され、ビンエ
ンドＦＦＩＦがセットされ、ピンエンドフラグが立ち、
ＣＰＵへ割込み、ＣＰＵは各ＤＵＴごと、全ビンの測定
が終了したことを検出する． 第２図シは、Ｄ Ｕ Ｔエンドフラグ２５の波形図であ
り、全Ｄ ｔＪ Ｔ ｉｌｌ定終了フラグで、ＣＰＵへ
割込み、ＣＰＵは全ＤＵＴ）Ｉｌｌ定終了を検出する．
ＤＵＴ９Ｄ！定終了後、第２図のＤＯＴ走査信号２４の
Ｅで第２図力がｒＨ，となり、ＤＵＴエンドＦＦ５Ｇが
セッ１・され、ＤＵＴエンドフラグ２５が立つ． 共通ビン多’Ｄ Ｕ Ｔ化により、第３図の走査カウン
タＩＧ，ＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ、レジスタ３Ａ〜
３Ｄ．ＮＯＲ回路４Ａ〜４Ｄを最少横成にすることがで
きる．それを可能にするために、全ビンを走査しないで
、ＤＵＴ方向を走査する．［発明の効果］ 全測定ビンを、共通ビン多ＤＵＴ化とし、ＤＬＪＴ走査
回路を利用し、ＬＤ（ＪＴ分の回路で、全ＤＵＴ分を測
定できるようにすることにより、走査カウンタ、ＢＣＤ
変換ＲＯＭ、測定ピンレジスタ、ｌｌｎ＋定ビン走査デ
ータ一致ＡＮＤ回路など、従来ビンの増加とともに増え
た回路を最少構成とすることができる．
合の測定例である． 第３図では、ＤＵＴ９Ａ〜９Ｄの測定ビンを次のように
４つに分割する， ＤＬＩＴ８Ａ ： １〜３２ビン， ＤＵＴ８Ｂ ： ３３〜６４ビン、 ＤＬＩＴ８Ｃ ： ６５〜９６ビン、 ＤＵＴ８Ｄ ： ９７〜１２８ビン． 例えば、レジスタ３Ａ〜３Ｄには、次の測定ビンデータ
が図′示を省略したＣＰＵから転送され格納されている
． （ア）レジスタ３Ａには、ＤＵＴ９Ａを測定するために
１〜８ビンのデータを格納する．（イ）レジスタ３Ｂに
は、ＤＵＴ９Ｂを測定するために３３〜４０ビンのデー
タを格納する．（ウ）レジスタ３Ｃには、ＤＵ７９Ｃを
測定するために６５〜７２ビンのデータを格納する．（
工｝レジスタ３Ｄには，ＤＬＪＴ９Ｄを測定するために
９７〜１０４ビンのデータを格納する．ＢＣＤ変換ＲＯ
Ｍ２Ａ〜２Ｄには、ＢＣＤＩＲ換データが格納されてい
る． ＣＰＵからのスタート信号２１により、スター１− Ｆ
Ｆ Ｉ Ｂがセットされ、走査カウンタ１Ｇが発振器
ＬＡの信号のカウン１〜を開始する．Ｂ Ｃ Ｄ ’Ｒ
ｌａ Ｒ Ｏ Ｍ ２ Ａ 〜２ Ｄ ハ、走査力ウ
ンタＩＧの出力に応じて１〜１２８ビンの走査データを
出力する． ここで、走査データが１ビンのとき、レジスタ３Ａの出
力と一致がとれ、ＮＯＲ回路４Ａ．ＯＲ回路１１の出力
によりストップＦＦＬＤがセットされ、スタートＦＦＩ
Ｂがリセッ１・されることにより、走査力ウンタＩＧは
一時停止する，この状態でビン力−１：８Ａ内のリレー
はオンになり、ＤＵＴ９ＡとＤ Ｃ １．１定部７が接
続され、ＤＣ ｉｌｌＪ定部７が測定を開始する．ＤＣ
測定部７の測定が終ると、次にＣＰＵからのスタート信
号２１により再び走査力ウンタＩＧがカウントを開始し
、同じようなシーゲンスにより、２〜８ビンが測定され
る． 次に、再びＣＰＬＩからのスター１・信号２ｌにより、
走査力ウンタＩＧがカウントをｒＭ始するが、９〜３２
ビンはレジスタ３Ａ〜３Ｄには、データがないので、Ｂ
ＣＤ変換ＲＯＭ２Ａ〜２Ｄの走査データと一致がとれず
、走査力ウンタＩＧは、３３ビンまで進み、そこで一時
停止し、３３ビンを測定する． このようにして、以下、３４〜４０、６５〜７２、９７
〜１０４ピンまで測定する．１０５〜１２８ビンまでは
、レジスタ３Ａ〜３Ｄにデータがないので、走査力ウン
タＩＧは、キャリーを出すまで進み、走査力ウンタＩＧ
のキャリーが出ると、ビンエンドＦＦＩＦがセットされ
、走査ウンタＩＧは停止し、またピンエンドフラグ２２
を立てる，ｃｐｕはこのフラグを検出し、全ビンの測定
が終ったことを認識し、すべてのテストシーケンスが終
了する． ［発明が解決しようとする課題］ 今後更に多ビン化が進み、並列測定数が増える．メモリ
ＩＣテスタでは、第３図のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ
、レジスタ３Ａ〜３Ｄ，ＮＯＲ回路４Ａ〜４Ｄがピンの
増加に＆ｔって増えていく．［課題を解決するための手
段］ この目的を達成するため、この発明では、全ての測定ビ
ンを、共通ＸＤＵＴ数とし、ＩＤＵＴ分の回路構成によ
り、Ｄ Ｃ ａＩ定部７を複数のＤＯＴ９Ａ〜９Ｄに順
次接続する場合に、ＤＵＴ走査信号２４でシフト動作を
するシフトレジスタ５Ａと、シフトレジスタ５Ａの出力
とｌ）ＬＩＴ存在信号２６〜２９とを入力とするＡＮＤ
回路５Ｂ〜５Ｅと、ＡＮＤ回路５Ｂ〜５Ｅの出力を入力
とするＮＯＲ回路５Ｆとを有するＯＵＴ走査回路５と、
ＡＮＤ回路５Ｂ〜５Ｅの出力とピンカードリレー駆動信
号３４とを入力とするＮＡＮＤ回路６Ａ〜６Ｄとを備え
、ＮＯＲｌｌｉｌｉｌ路５Ｆの出力をＢＣＤ変換ＲＯＭ
２のイネーブ信号として加え、ＮＡＮＤ回路６Ａ〜６Ｄ
の出力でＤＵＴ９Ａ〜９Ｄのピンカード８八〜８Ｄのリ
レーを駆動する． 従来の技術で述べた回路に対して、本考案では、以下の
回路横成とした． ｌ．多数個測定に対応するため、全測定ビンを、ビン分
割せずに、共通ビンと多ＤＵＴ化とした．共通ビン多Ｄ
ＬＩＴ化とは、例えば後述する第１図に示すように、ビ
ン数が１２８ビンの場合に、全ビンを３２ビンずつ４つ
の組に分け、各組にＤＵＴを接続できるようにすること
である． ２．走査カウンタ、ＢＣＤ変換ＲＯＭ、ピンレジスタを
ＩＤＬＩＴのみの構成とした．３．全ビンを測定するの
に、ＩＤＵＴ分の測定を数分繰返す回路とした． 次に、この発明によるＤＵＴとＤＣｆｉ定部の順次接続
回路の横成を第１図により説明する．第１図の２はＢＣ
Ｄ変換ＲＯＭ、３はレジスタ、４はＮＯＲ回路、５はＤ
ＬＩＴ走査回路、５Ａはシフトレジスタ、５Ｂ〜５Ｅは
ＡＮＤ回路、５ＦはＮＯＲ回路、５ＧはＤＵＴエンドＦ
Ｆ、６Ａ〜６ＤはＮＡＮＤ回路、その池の部分は第３図
と同じものである． いいかえると、第１図では第３図のＩＡ〜１Ｇをそのま
ま使用し、第３図のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄの代り
に第１図ではＢＣＤ変ｉｆｉＲＯＭ２を使用する． また、第３図のレジスタ３Ａ〜３Ｄの代りに、第１図で
はレジスタ３を使用し、第３図のＮＯＲ回路４Ａ〜４Ｄ
の代りに第１図ではＮＯＲ回路４を使用する． また、第３図の反転回路ｉ０Ａ〜ＩＯＤの代りに、第１
図ではＮＡＮＤ回路６Ａ〜６Ｄを使用し、第３図ではＯ
Ｒ回路ｌ１を使用しているが、第１図ではＤＵＴ走査回
路５を使用する． ＤＵＴ走査回路５は、シフトレジスタ５Ａ、ＡＮＤ回路
５Ｂ〜５Ｅ．ＮＯＲ［ｉｉｌ路５Ｆ．ＤＵＴエンドＦＦ
５Ｇで楕成されている． すなわち、第３図ではＤＵＴ９Ａ〜９Ｄの数に対応した
数のＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ、レジスタ３Ａ〜３Ｄ
．ＮＯＲ回路４Ａ〜４Ｄを必要としているが、第１図で
はＢＣＤ変換ＲＯＭ２、レジスタ３、ＮＯＲ回路４につ
いてはそれぞれ１個ずつあればよい構成になっている． 測定ピンレジスタ３には，１〜８ピンのデータが格納さ
れている． ＡＮＤ回路５Ｂには、ＤＵＴ９Ａに対応するＤＵＴ存在
信号２６が加えられ、ＡＮＤ回路５Ｃには、ＤＵＴ９Ｂ
に対応するＤＵＴ存在信号２７が加えられる． また、ＡＮＤ回路５Ｄには、ＤＵＴ９Ｃに対応するＤＵ
Ｔ存在信号２８が加えられ、ＡＮＤ回路５Ｅには、ＤＵ
Ｔ９Ｄに対応するＤ Ｕ ’ｒ’存在信号２９が加えら
れる． １回目のＤＵＴ走査信号２４がＣＰＵから送られる． このＤＵＴ走査信号２４によりシフトレジスタ５Ａはシ
フト動作をし、出力端子ＱＡにｒＨ，を出し、出力端子
Ｑ．〜Ｑｃにｒｌ，Ｊを出す．ＡＮＤ回路５ＢとＮＯＲ
ＩｉｌＯ路５Ｇにより、ＢＣＤ変換ＲＯＭ２はイネーブ
ル状態になる．次に、ＣＰＵからのスタート信号２１に
より、従来回路と同じようなシーゲンスで、１ビンが測
定状態となる． このときＡＮＤ回路５Ｂの出力信号３０だけがｒ Ｈ
Ｊとなっているので、ＮＯＲ回路４の出力から取り出さ
れるピンカードリレー駆動信号３４でピンカード８Ａ内
だけリレーがオンとなり、ＤＵＴ９ＡだけがＤＣＩＴＩ
Ｊ定部７に接続される．ＤＣ測定部７の測定が終ると、
第３図と同じようなシーゲンスにより、ＤＵＴ９Ｂの２
〜８ピンが測定され、その後スタートストップ回路ＩＢ
〜ＩＦにより、ピンエンドフラグ２２が立ち、ＣＰＵは
このフラグ２２を検出し、ＤＵＴ９Ａの測定が終ったこ
と゛を認識する．その後ＤＵＴ９Ｂの測定をするため，
２回目のＤＵＴ走査信号２４を出力する． これにより、シフトレジスタ５Ａが更に１ビッ１・進み
、出力端子ＱＢだけがｒ Ｈ Ｊとなり、ＡＮＤ回路５
Ｃの信号３１だけがｒ ｝｛ 」となり、ＮＯＲ回路５
Ｇにより、ＢＣＤ変換ＲＯＭ２は、イネーブル状態とな
る．この状態でＣＰＵからのスタート信号２１により、
ＤＵＴ９Ａと同様にＤＵＴ９Ｂを測定する． 次に、ｃｐｕはＤＵＴ９Ｃを測定するため、３回目のＤ
ＵＴ走査信号２８を出し、シフトレジスタ５Ａは出力端
子ＱｃだけがｒＨ，となるが、ＤＵＴ 存在信号２８がｒ Ｌ Ｊとなり、ＡＮＤ回路５Ｂ〜５
Ｅの出力はすべて「し」となり、ＢＣＤ変換ＲＯＭ２は
ディスエイブル状態となるため、ＣＰＵからのスタート
信号２１により、走査カウンタＩＧがカウントを１７７
Ｊ始しても、ＢＣＤ変ｊ＠ＲＯＭ２から走査データは出
ない． したがって、ＮＯＲ回路４からはピンカードリレー駆動
信号３４は出す、ピンカード８Ｃ内のリレーはオンにな
らない．そこで、Ｄ（Ｊ７９ＣとＤＣ測定部７は接続さ
れず、ピンエンド状態となり、ＤＵＴは測定されない． 次に、４回目のＤＵＴ走査信号２４により、ＤＵＴ９Ｄ
は、ＤＵＴ９Ａ・９Ｂと同様のシーケンスで測定される
，ＤＵＴ９Ｄのビンエンド状態後、５回目のＤＵＴ走査
信号２４がＣＰＵから送られると、ＤＵＴエンドＦＦ５
Ｇがセットされ、ＤＵＴエンドフラグ２５が立ち、ＣＰ
Ｕは全ＤＬＪＴの測定が終ったことを認識し、一連のテ
ストシーゲンスを終了させる． ［作用］ 次に、第１図のタイムチャ−１〜を第２図によりＩｔ明
する． 第２図アはＤＵＴ走査信号２４の波形図である．ＤＵＴ
走査信号２４はＤＵＴの存在を検出するための信号で、
各ＤＯＴのテストを始める前にＣＰＵから送られる．Ｅ
は全ＤＵＴ測定終了検出用である． 第２図イはＤＬＩＴ９Ａの信号波形であり、信号２６と
ＤＯＴ走査シフトレジスタ５Ａの端子ＱＡ出力のＡＮＤ
信号である． 第２図ウはＤＵ７９Ｂの信号波形であり、信号２７とＤ
ＯＴ走査シフトレジスタ５Ａの端子Ｑ３出力とのＡＮＤ
信号である． 第２図工はＤＵＴ９Ｃの信号波形であるが、全区間でＤ
ＵＴ９Ｃ無になっている． 第２図オはＤＵＴ９Ｄの信号波形であり、信号２９とシ
フトレジスタ５Ａの出力端子Ｑｏ出力とのＡＮＤ信号で
ある． 第２図力は全ＤＵＴ８Ｉ！Ｉ定終了検出信号で、全ＤＬ
ＩＴが測定終了時にｒＨ，になる．第２図キは第１図の
ＮＯＲ回路５Ｇの出力信号の波形図であり、ＢＣＤｆ換
ＲＯＭ２のイネーブル信号となる． 第２図クはスタート信号２１の波形図であり、各ＤＵＴ
ごとの測定ビン検出用信号である．各測定ビンのテスト
開始前にＣＰＵから送られる．スタート信号２１により
走査力ウンタＩＧがカウントを開始し、レジスタ３の出
力と、ＢＣＤ変換ＲＯＭ２の出力とがＮＯＲ回路４をと
おり、走査カウンタＩＧは停止し、１ビンが測定できる
状態となる． 第２図ケはテストされるビンの状態を示している． 第２図コ・サでは、走査カウンタＩＧのキャリー出力で
、各ＤＵＴごと、全ビン測定終了後、出力され、ビンエ
ンドＦＦＩＦがセットされ、ピンエンドフラグが立ち、
ＣＰＵへ割込み、ＣＰＵは各ＤＵＴごと、全ビンの測定
が終了したことを検出する． 第２図シは、Ｄ Ｕ Ｔエンドフラグ２５の波形図であ
り、全Ｄ ｔＪ Ｔ ｉｌｌ定終了フラグで、ＣＰＵへ
割込み、ＣＰＵは全ＤＵＴ）Ｉｌｌ定終了を検出する．
ＤＵＴ９Ｄ！定終了後、第２図のＤＯＴ走査信号２４の
Ｅで第２図力がｒＨ，となり、ＤＵＴエンドＦＦ５Ｇが
セッ１・され、ＤＵＴエンドフラグ２５が立つ． 共通ビン多’Ｄ Ｕ Ｔ化により、第３図の走査カウン
タＩＧ，ＢＣＤ変換ＲＯＭ２Ａ〜２Ｄ、レジスタ３Ａ〜
３Ｄ．ＮＯＲ回路４Ａ〜４Ｄを最少横成にすることがで
きる．それを可能にするために、全ビンを走査しないで
、ＤＵＴ方向を走査する．［発明の効果］ 全測定ビンを、共通ビン多ＤＵＴ化とし、ＤＬＪＴ走査
回路を利用し、ＬＤ（ＪＴ分の回路で、全ＤＵＴ分を測
定できるようにすることにより、走査カウンタ、ＢＣＤ
変換ＲＯＭ、測定ピンレジスタ、ｌｌｎ＋定ビン走査デ
ータ一致ＡＮＤ回路など、従来ビンの増加とともに増え
た回路を最少構成とすることができる．
第１図はこの発明によるＤＣ測定部と複数のＤＵＴの順
次接続回祁の構戒図、第２図は第１図のタイムチャート
、第３図は従来回路の横成図である． １Ａ・・・・・・発振器、１Ｂ・・・・・・スタートＦ
Ｆ、１Ｃ・・・・・・ＮＯＲ回路、１’Ｄ・・・・・・
ストップＦＦ、１Ｅ・・・・・・ＮＯＲ回路、ＩＦ・・
・・・・ビンエンドＦＦ、１Ｇ・・・・・・走査カウン
タ、２・・・−・・ＢＣＤ変換ＲＯＭ、４・・・・・・
レジスタ、５・・・・・・ＤＵＴ走査回路、５Ａ・・・
・・・シフトレジスタ、５Ｂ〜５Ｅ・・・・・・ＡＮＤ
回路、５Ｆ・・・・・・ＮＯＲ回路、５Ｇ・・・・・・
ＤＵＴエンドＦＦ、６Ａ〜６Ｄ・・・・・・ＮＡＮＤ回
路、７・・・・・・ＤＣ測定部、８Ａ〜８Ｄ・・・・・
・ピンカード，９Ａ〜９Ｄ・・・・・・ＤＵＴ、ＩＯＡ
〜ＩＯＤ・・・・・・反転回路、１１・・・・・・ＯＲ
回路．
次接続回祁の構戒図、第２図は第１図のタイムチャート
、第３図は従来回路の横成図である． １Ａ・・・・・・発振器、１Ｂ・・・・・・スタートＦ
Ｆ、１Ｃ・・・・・・ＮＯＲ回路、１’Ｄ・・・・・・
ストップＦＦ、１Ｅ・・・・・・ＮＯＲ回路、ＩＦ・・
・・・・ビンエンドＦＦ、１Ｇ・・・・・・走査カウン
タ、２・・・−・・ＢＣＤ変換ＲＯＭ、４・・・・・・
レジスタ、５・・・・・・ＤＵＴ走査回路、５Ａ・・・
・・・シフトレジスタ、５Ｂ〜５Ｅ・・・・・・ＡＮＤ
回路、５Ｆ・・・・・・ＮＯＲ回路、５Ｇ・・・・・・
ＤＵＴエンドＦＦ、６Ａ〜６Ｄ・・・・・・ＮＡＮＤ回
路、７・・・・・・ＤＣ測定部、８Ａ〜８Ｄ・・・・・
・ピンカード，９Ａ〜９Ｄ・・・・・・ＤＵＴ、ＩＯＡ
〜ＩＯＤ・・・・・・反転回路、１１・・・・・・ＯＲ
回路．
Claims (1)
- 【特許請求の範囲】 １、１ＤＵＴ分の回路構成により、ＤＣ測定部（７）を
複数のＤＵＴ（９Ａ、９Ｂ、９Ｃ、９Ｄ）に順次接続す
る場合に、 ＤＵＴ走査信号（２４）でシフト動作をするシフトレジ
スタ（５Ａ）と、シフトレジスタ（５Ａ）の出力とＤＵ
Ｔ存在信号（２６、２７、２８、２９）とを入力とする
ＡＮＤ回路（５Ｂ、５Ｃ、５Ｄ、５Ｅ）と、ＡＮＤ回路
（５Ｂ、５Ｃ、５Ｄ、５Ｅ）の出力を入力とするＮＯＲ
回路（５Ｆ）とを有するＤＵＴ走査回路（５）と、 ＡＮＤ回路（５Ｂ、５Ｃ、５Ｄ、５Ｅ）の出力とピンカ
ードリレー駆動信号（３４）とを入力とするＮＡＮＤ回
路（６Ａ、６Ｂ、６Ｃ、６Ｄ）とを備え、ＮＯＲ回路（
５Ｆ）の出力をＢＣＤ変換ＲＯＭ（２）のイネーブル信
号として加え、 ＮＡＮＤ回路（６Ａ、６Ｂ、６Ｃ、６Ｄ）の出力でＤＵ
Ｔ（９Ａ、９Ｂ、９Ｃ、９Ｄ）のピンカード（８Ａ、８
Ｂ、８Ｃ、８Ｄ）のリレーを駆動することを特徴とする
ＤＣ測定部と複数のＤＵＴとの順次接続回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311635A JPH03170885A (ja) | 1989-11-30 | 1989-11-30 | Ｄｃ測定部と複数のｄｕｔとの順次接続回路 |
| US07/619,165 US5130646A (en) | 1989-11-30 | 1990-11-27 | Circuit for connecting sequentially a plurality of devices to be tested to a tester apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311635A JPH03170885A (ja) | 1989-11-30 | 1989-11-30 | Ｄｃ測定部と複数のｄｕｔとの順次接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03170885A true JPH03170885A (ja) | 1991-07-24 |
Family
ID=18019642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311635A Pending JPH03170885A (ja) | 1989-11-30 | 1989-11-30 | Ｄｃ測定部と複数のｄｕｔとの順次接続回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5130646A (ja) |
| JP (1) | JPH03170885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11385284B2 (en) | 2019-09-11 | 2022-07-12 | Kioxia Corporation | Test system and test method |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5256923A (en) * | 1992-05-11 | 1993-10-26 | A. O. Smith Corporation | Switched reluctance motor with sensorless position detection |
| JP2871291B2 (ja) * | 1992-05-20 | 1999-03-17 | 日本電気株式会社 | 論理集積回路 |
| US5710711A (en) * | 1992-10-21 | 1998-01-20 | Lucent Technologies Inc. | Method and integrated circuit adapted for partial scan testability |
| JP2522140B2 (ja) * | 1992-11-18 | 1996-08-07 | 日本電気株式会社 | 論理回路 |
| JPH06242188A (ja) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | 半導体集積回路及びそのテスト方法 |
| US5864565A (en) | 1993-06-15 | 1999-01-26 | Micron Technology, Inc. | Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit |
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| US5751151A (en) * | 1996-04-12 | 1998-05-12 | Vlsi Technology | Integrated circuit test apparatus |
| KR100245795B1 (ko) * | 1997-06-30 | 2000-03-02 | 윤종용 | 테스트의 동작 오류 검사 방법 |
| KR101734364B1 (ko) * | 2010-12-13 | 2017-05-12 | 삼성전자 주식회사 | 반도체 장치 동시 연속 테스트 방법 및 테스트 장비 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354268A (en) * | 1980-04-03 | 1982-10-12 | Santek, Inc. | Intelligent test head for automatic test system |
| JPS58158566A (ja) * | 1982-03-17 | 1983-09-20 | Hitachi Ltd | 検査装置 |
| US4931723A (en) * | 1985-12-18 | 1990-06-05 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
-
1989
- 1989-11-30 JP JP1311635A patent/JPH03170885A/ja active Pending
-
1990
- 1990-11-27 US US07/619,165 patent/US5130646A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11385284B2 (en) | 2019-09-11 | 2022-07-12 | Kioxia Corporation | Test system and test method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5130646A (en) | 1992-07-14 |
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