JPH03171355A - データ転送システム - Google Patents
データ転送システムInfo
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- JPH03171355A JPH03171355A JP2299681A JP29968190A JPH03171355A JP H03171355 A JPH03171355 A JP H03171355A JP 2299681 A JP2299681 A JP 2299681A JP 29968190 A JP29968190 A JP 29968190A JP H03171355 A JPH03171355 A JP H03171355A
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- Japan
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- signal
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- dma
- floppy disk
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Bus Control (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Computer And Data Communications (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分！！′Ｆ３
本発明は、コンビヌ、一タシステムＩこおけるデータ転
送システムに関し、特に、フロッピーディスク制御器と
直接メモリアクセス（ＤＭＡ）制御器どの間のデータ転
送を考慮したものである。
送システムに関し、特に、フロッピーディスク制御器と
直接メモリアクセス（ＤＭＡ）制御器どの間のデータ転
送を考慮したものである。
パーソナルコンビコータ業界は、ダイナミックで成長１
，続けている分野であり、新しい改革が発生しながら発
展を続１ノている。この改革の背後にある推進力は、よ
り速く、より強力なパーソナルコンビ，一夕に対する漸
増する需要である、、パーソナルコンビｊ一夕企業の成
功の他の主要な要因は、通常、開発中の新１７いシステ
ム及びシステム部品と、現在市場にあり或は使用中の旧
システム及びシステ）−．部品との間の互換性を維持す
るために骨折ることである。歴史的に、パーソナルコン
ビコー夕は、各々がコンビコータシステムの機能に寄与
する持定のタスクを達成する種々の部品の配列を組み込
んだモ：）３−ルシステムと；７て開発された。これら
種々の部品は、通常ＲＡＭ，マイクロブロセッザ、及び
種々のコブロセッザ及びザボー１・チップを含んでいた
。コ：ノピヌータの速度を増加させるｌつの方法は、コ
ンビコー夕を作り上げる種々の部品の性能を上げること
に的を絞っていた。なお、これら種々の部品は、マイク
ロブロセッザに結合し２て働き、コンピ一、一夕にデー
タを転送させかつ命令を処理ざ１１・ることかできるコ
ブロセッザ及び種々のザボートチップを含んでいる。し
かし、増加するシステム部品の性能のための調査におい
て、パーソナルコンピュータのチップ設計者は、コンビ
クータシステム部品及びソフトウＪエアが開発中めゝ最
新のコンビコータシステム部品ど互換性を保つことを保
証するように企画１，ている。
，続けている分野であり、新しい改革が発生しながら発
展を続１ノている。この改革の背後にある推進力は、よ
り速く、より強力なパーソナルコンビ，一夕に対する漸
増する需要である、、パーソナルコンビｊ一夕企業の成
功の他の主要な要因は、通常、開発中の新１７いシステ
ム及びシステム部品と、現在市場にあり或は使用中の旧
システム及びシステ）−．部品との間の互換性を維持す
るために骨折ることである。歴史的に、パーソナルコン
ビコー夕は、各々がコンビコータシステムの機能に寄与
する持定のタスクを達成する種々の部品の配列を組み込
んだモ：）３−ルシステムと；７て開発された。これら
種々の部品は、通常ＲＡＭ，マイクロブロセッザ、及び
種々のコブロセッザ及びザボー１・チップを含んでいた
。コ：ノピヌータの速度を増加させるｌつの方法は、コ
ンビコー夕を作り上げる種々の部品の性能を上げること
に的を絞っていた。なお、これら種々の部品は、マイク
ロブロセッザに結合し２て働き、コンピ一、一夕にデー
タを転送させかつ命令を処理ざ１１・ることかできるコ
ブロセッザ及び種々のザボートチップを含んでいる。し
かし、増加するシステム部品の性能のための調査におい
て、パーソナルコンピュータのチップ設計者は、コンビ
クータシステム部品及びソフトウＪエアが開発中めゝ最
新のコンビコータシステム部品ど互換性を保つことを保
証するように企画１，ている。
マイク口ブ「１セブザシステム設計において、コンピュ
ータ性能の向」二を追求することに注意が払われた分野
は、コンピュータのメモリと、コンビ：入一タに取り４
＝ｊけらわる種々の１．／Ｏ周辺装置との間のデータ転
送速度の分野である．ＩＢＭ社から既に製造さｂかつ販
売されたものと互換性があるバーソ子ルつンビ，一夕に
おいては、メモリと、種々のＩ／Ｏ周辺装置との間のデ
ータ転送が直接メモリアクセス（ＤＭＡ）制＠器と呼ば
れるマイクロプロセッザサボ−１・チップによって達成
できる。このＤＭＡ制御器は、マイクロプロセツザの関
与を伴わないで、メモリと、Ｉ／Ｏ周辺装置との間のデ
ータ転送ができ、従ってマイクロブロセブザの負担を軽
減する。
ータ性能の向」二を追求することに注意が払われた分野
は、コンピュータのメモリと、コンビ：入一タに取り４
＝ｊけらわる種々の１．／Ｏ周辺装置との間のデータ転
送速度の分野である．ＩＢＭ社から既に製造さｂかつ販
売されたものと互換性があるバーソ子ルつンビ，一夕に
おいては、メモリと、種々のＩ／Ｏ周辺装置との間のデ
ータ転送が直接メモリアクセス（ＤＭＡ）制＠器と呼ば
れるマイクロプロセッザサボ−１・チップによって達成
できる。このＤＭＡ制御器は、マイクロプロセツザの関
与を伴わないで、メモリと、Ｉ／Ｏ周辺装置との間のデ
ータ転送ができ、従ってマイクロブロセブザの負担を軽
減する。
数年に亙って開発された産業標準アーキテクチャ（ＩＳ
Ａ）を用いたＩＢＭ互換のコンビ一、一タに使用ざれた
ｔＭ 単Ｄ Ｍ Ａ ＄１１御器の１つは、インチル社
の８２３Ｉｌ盟１）ＭＡ制墳器である。この制御器は、
インテル社から出版された「マイクロプロセッサ及び周
辺機４ハンドブック第１＠」に記載されている。この８
２３７型ＤＭＡ制御器は、３Ｎ類のデータ転送モードを
備Ａでいる。単一転送モードにおいては、Ｄ Ｍ Ａ
＄ｌＪ御器がｌバイトの転送のみを実行するようにプロ
グラムされている。
Ａ）を用いたＩＢＭ互換のコンビ一、一タに使用ざれた
ｔＭ 単Ｄ Ｍ Ａ ＄１１御器の１つは、インチル社
の８２３Ｉｌ盟１）ＭＡ制墳器である。この制御器は、
インテル社から出版された「マイクロプロセッサ及び周
辺機４ハンドブック第１＠」に記載されている。この８
２３７型ＤＭＡ制御器は、３Ｎ類のデータ転送モードを
備Ａでいる。単一転送モードにおいては、Ｄ Ｍ Ａ
＄ｌＪ御器がｌバイトの転送のみを実行するようにプロ
グラムされている。
ブロック転送モードにおいては、ＤＭＡ Ｉ／Ｏ周辺装
置がＤＭＡ要求によって活動状態にされて、ＦＦＦＦ
（ｈ）になったワー・ド計数値に起因するＴＣ（夕−・
ミナルカウント）或はＤＭＡザービスが完了したことを
表わす外部ＥＯＰ＊ （プロセス終了）と遭遇するまで
のザービス期間中、転送を継続する。要求転送モードに
おいては、ＴＣ或は外部ＥＯＰ＊と遭遇するまで、或は
ＤＲＥＱ信号が非活動状態になるまで、装置が転送を継
続するようにプログラムされている。従って、このモー
ドにおいては、転送は、Ｉ／Ｏ周辺装置がデータ容量を
使い果たすまで継続する。これらモードの各々は、各Ｄ
ＭＡチャンネルが目動初期化のためにプログラムできる
特徴を含んでいる。自動初期化においては、ターミナル
カウント（ＴＣ）のアサーションに続いて、現在の頁、
現在のアドレス及び現在のワード計数レジスタの初期値
が基準頁基準アドレス及びそのチャンネルのワード計数
レジスタから再記憶される。
置がＤＭＡ要求によって活動状態にされて、ＦＦＦＦ
（ｈ）になったワー・ド計数値に起因するＴＣ（夕−・
ミナルカウント）或はＤＭＡザービスが完了したことを
表わす外部ＥＯＰ＊ （プロセス終了）と遭遇するまで
のザービス期間中、転送を継続する。要求転送モードに
おいては、ＴＣ或は外部ＥＯＰ＊と遭遇するまで、或は
ＤＲＥＱ信号が非活動状態になるまで、装置が転送を継
続するようにプログラムされている。従って、このモー
ドにおいては、転送は、Ｉ／Ｏ周辺装置がデータ容量を
使い果たすまで継続する。これらモードの各々は、各Ｄ
ＭＡチャンネルが目動初期化のためにプログラムできる
特徴を含んでいる。自動初期化においては、ターミナル
カウント（ＴＣ）のアサーションに続いて、現在の頁、
現在のアドレス及び現在のワード計数レジスタの初期値
が基準頁基準アドレス及びそのチャンネルのワード計数
レジスタから再記憶される。
これらデータ転送モードと関連して、拡張型産業標準ア
ーキテクチャ（Ｅ Ｉ ＳＡ）に従って動作できるＤＭ
Ａ装置は、ＤＭＡ装置及びメモリの間にデータを転送す
る４サイクル（即ちＩＳＡ互換性サイクル、タイブＡサ
イクル、タイプＢサイクル或はバーストＤＭＡサイクル
）の制御シーケンスを使用してもよい。ＩＳＡ互換性即
ち通常のサイクルは、ＩＳＡＤＭＡ装置によってデータ
の単一バイトを転送するために使用され、このサイクル
が８ＢＣＬＫ期間において１つの転送サイクルを実行す
る。装置の残りのモードは、８ビット、１６ビット或は
３２ビットＤＭＡ装置をサポートしてもよい。タイプＡ
のＤＭＡサイクルにおいては、データサイズ転送を要求
しない転送が６８ＣＬＫ期間毎の！サイクルで実行され
る。タイプＢのサイクルにおいては、データサイズ転送
を要求しない転送が４８ＣＬＫ期間毎の１サイクルで実
行される。バーストＤＭＡサイクルは、転送毎にＩＢＣ
ＬＫ期間を使用して、ＥＩＳＡバーストメモリと、ＤＭ
Ａ装置との間で転送のシーケンスを達成できる。
ーキテクチャ（Ｅ Ｉ ＳＡ）に従って動作できるＤＭ
Ａ装置は、ＤＭＡ装置及びメモリの間にデータを転送す
る４サイクル（即ちＩＳＡ互換性サイクル、タイブＡサ
イクル、タイプＢサイクル或はバーストＤＭＡサイクル
）の制御シーケンスを使用してもよい。ＩＳＡ互換性即
ち通常のサイクルは、ＩＳＡＤＭＡ装置によってデータ
の単一バイトを転送するために使用され、このサイクル
が８ＢＣＬＫ期間において１つの転送サイクルを実行す
る。装置の残りのモードは、８ビット、１６ビット或は
３２ビットＤＭＡ装置をサポートしてもよい。タイプＡ
のＤＭＡサイクルにおいては、データサイズ転送を要求
しない転送が６８ＣＬＫ期間毎の！サイクルで実行され
る。タイプＢのサイクルにおいては、データサイズ転送
を要求しない転送が４８ＣＬＫ期間毎の１サイクルで実
行される。バーストＤＭＡサイクルは、転送毎にＩＢＣ
ＬＫ期間を使用して、ＥＩＳＡバーストメモリと、ＤＭ
Ａ装置との間で転送のシーケンスを達成できる。
８２３７型ＤＭＡ制御器は、データ転送モードに使用さ
れる３種の転送タイプ、即ち続出、書込及び確認（ベリ
ファイ）を含んでいる。これらの名称が暗示するように
、続出転送はデータをメモリからＩ／Ｏ装置に移動させ
、一方、書込転送がデータをＩ／Ｏ装置からメモリに移
動させる。しかし、確認転送（ベリファイトランスファ
）は、仮想の転送である点が幾分変則的である。確認転
送中は、８２３７がアドレスを発生し、適切な制御信号
に応答しながら、あたかも続出或は書込転送を行ってい
るように動作する。・しかし、確認転送においては、メ
モリ及びＩ ／ ０ １ｉ１Ｊ 御ラインが総て非活動
状態に留どまり、データが実際に送信されず、またＤＭ
Ａ制御器によって受信されない。
れる３種の転送タイプ、即ち続出、書込及び確認（ベリ
ファイ）を含んでいる。これらの名称が暗示するように
、続出転送はデータをメモリからＩ／Ｏ装置に移動させ
、一方、書込転送がデータをＩ／Ｏ装置からメモリに移
動させる。しかし、確認転送（ベリファイトランスファ
）は、仮想の転送である点が幾分変則的である。確認転
送中は、８２３７がアドレスを発生し、適切な制御信号
に応答しながら、あたかも続出或は書込転送を行ってい
るように動作する。・しかし、確認転送においては、メ
モリ及びＩ ／ ０ １ｉ１Ｊ 御ラインが総て非活動
状態に留どまり、データが実際に送信されず、またＤＭ
Ａ制御器によって受信されない。
通常、ＤＭＡ確認転送中には、ＤＭＡ確認（ＤＡＫ＊）
ラインのみが活動状態であり、ＤＭＡ制御器は、適切な
ＤＡＫ＊ラインが所定のパルス幅を持つようにＢＣＬＫ
信号の数を計数し、このパルス幅は通常９回のＢＣＬＫ
バルスの長さである。
ラインのみが活動状態であり、ＤＭＡ制御器は、適切な
ＤＡＫ＊ラインが所定のパルス幅を持つようにＢＣＬＫ
信号の数を計数し、このパルス幅は通常９回のＢＣＬＫ
バルスの長さである。
しかし、もし確認転送がブロック或はデマンドＤＭＡ要
求中に繰り返されるならば、各追加の仮想転送が８回の
ＢＣＬＫのみに追加され、ＤＡＫ＊ラインが繰り返しの
転送毎に低レベルに留どまる。
求中に繰り返されるならば、各追加の仮想転送が８回の
ＢＣＬＫのみに追加され、ＤＡＫ＊ラインが繰り返しの
転送毎に低レベルに留どまる。
特にメモリとの大量のデータ転送が行われる１つのＩ／
Ｏ周辺装置がコンピュータシステムのフロッピーディス
ク駆動器（ドライブ）である。ＩＢＭ互換コンピュータ
システムにおいては、コンピュータシステムのフロッピ
ーディスクドライブがフロッピーディスク制御器と呼ば
れるサポートチップによって制御される。フロッピーデ
ィスク制御器の１つのタスクは、コンピュータシステム
のフロッピーディスクドライブと、コンピュータの｛−
Ｆ−Ｉ＋ ，Ｌ−の闇のぞー々の峙洋本交思ｌ．−ナス
ナ〜めに、ＤＭＡ制御名と協働して動作することである
。
Ｏ周辺装置がコンピュータシステムのフロッピーディス
ク駆動器（ドライブ）である。ＩＢＭ互換コンピュータ
システムにおいては、コンピュータシステムのフロッピ
ーディスクドライブがフロッピーディスク制御器と呼ば
れるサポートチップによって制御される。フロッピーデ
ィスク制御器の１つのタスクは、コンピュータシステム
のフロッピーディスクドライブと、コンピュータの｛−
Ｆ−Ｉ＋ ，Ｌ−の闇のぞー々の峙洋本交思ｌ．−ナス
ナ〜めに、ＤＭＡ制御名と協働して動作することである
。
通常、フロッピーディスク制御器と、ＤＭＡ制御器との
間のデータの転送ができる前に、確認転送がシステム内
にあるフロッピーディスクドライブの機種を決定するた
めに使用され、この決定が来るべき転送で使用されるデ
ータ転送率に影響する。
間のデータの転送ができる前に、確認転送がシステム内
にあるフロッピーディスクドライブの機種を決定するた
めに使用され、この決定が来るべき転送で使用されるデ
ータ転送率に影響する。
データ転送率を決定するためには、システムソフトウェ
アが確認モード動作（ベリファイモードオベレーシ３ン
）のためにＤＭＡ制御器をプログラムし、フロッピーデ
ィスク制御器に通常の続出命令を発信する。フロッピー
ディスク制御器は、メモリに転送すべきフロッピーディ
スクからのデータを得た時には、来るべき転送を整える
ためにＤＭＡ制？ＩＪ器のサービスを要求するＤＭＡ要
求信号を発信する。もしＤＭＡ制御器が利用できるなら
ば、ＤＭＡ確認（ＤＡＫ＊）信号によって応答する。し
かし、ＤＭＡ制御器が確認モードにあるので、Ｉ／Ｏ制
御ライン総ては、確認転送が完了するまで、非活動状態
に留どまる。
アが確認モード動作（ベリファイモードオベレーシ３ン
）のためにＤＭＡ制御器をプログラムし、フロッピーデ
ィスク制御器に通常の続出命令を発信する。フロッピー
ディスク制御器は、メモリに転送すべきフロッピーディ
スクからのデータを得た時には、来るべき転送を整える
ためにＤＭＡ制？ＩＪ器のサービスを要求するＤＭＡ要
求信号を発信する。もしＤＭＡ制御器が利用できるなら
ば、ＤＭＡ確認（ＤＡＫ＊）信号によって応答する。し
かし、ＤＭＡ制御器が確認モードにあるので、Ｉ／Ｏ制
御ライン総ては、確認転送が完了するまで、非活動状態
に留どまる。
電気株式会社（ Ｎ Ｅ Ｃ ）で製造古れたμＰＤ７
６５を使って開発ざれた。このＮＥＣのμＰＤ７６５は
、データ転送ザイクル毎に１バイトのみを転送するＩＢ
ＭのＰＣ互換のフロッピーディスク制御器である。ＤＭ
Ａ制御器がフロッピーディスクドライブと、メモリとの
間でデータを転送するプロセスを始める用意ができた時
には、７６５型フロッピーディスク制御器による確認ザ
イクル（ベリファイザイ′クル）が使用されるべき好ま
しいデータ速度を決定するために行れる。この７６５型
フ［１ツビーディスク制御器は、ＤＡＫ信号を受信１，
た時にデータのバイトが７６５型フロッピーディスク制
御器からシステｌ２データパスに転送されるようになっ
ている。従って、７６５基準のシステムは、デ・一夕の
転送１；’：’． Ｉ ／ Ｏ制御ラインを参鳳せず、
ＤＡＫ信月のみを使用する。
６５を使って開発ざれた。このＮＥＣのμＰＤ７６５は
、データ転送ザイクル毎に１バイトのみを転送するＩＢ
ＭのＰＣ互換のフロッピーディスク制御器である。ＤＭ
Ａ制御器がフロッピーディスクドライブと、メモリとの
間でデータを転送するプロセスを始める用意ができた時
には、７６５型フロッピーディスク制御器による確認ザ
イクル（ベリファイザイ′クル）が使用されるべき好ま
しいデータ速度を決定するために行れる。この７６５型
フ［１ツビーディスク制御器は、ＤＡＫ信号を受信１，
た時にデータのバイトが７６５型フロッピーディスク制
御器からシステｌ２データパスに転送されるようになっ
ている。従って、７６５基準のシステムは、デ・一夕の
転送１；’：’． Ｉ ／ Ｏ制御ラインを参鳳せず、
ＤＡＫ信月のみを使用する。
〔発明が解決し４Ｊ“、うとする課題〕しかし、この７
６５型フロッピーディスク制御器は、データ転送ザイク
ル４ａに１バイトしか転送できないので、データ転送能
力が制限される。これは、フ口ツビーディスク制御訝が
アクセスを要求し或はデータのエラーが発生ｌ−た後の
短時間を経てＤＭＡ制御器にアクセスざれなければなら
ないので、僅かな待ち時間の原因となる。この僅かな待
ち時間は、より複雑なコンピュータシステムで問題とな
る。それ故、ＩＢＭ互換コンピュータ用のコンビコータ
チップ及びマイクロプロセッサの主要製造会社であるイ
ンテル社は、ファーストイン・ファ・−ス！・γウト（
Ｆ Ｉ ＦＯ）レジスタからバーストモードでデータを
転送できる、８２０７７と呼ばれる新しいフロッピーデ
ィスク制御器を開発した。このＦＩＦＯは、待ち時間が
増加するように、フロッピーディスク制御器によってフ
口ツビーディスクドライブから受信されるデータを一時
記憶するために好ましく使用される。更に、ＦＩＦＯは
、データ転送率を改善しながらフロッピーディスク制御
器とブロック転送できる．．通常、ＦＩＦＯは、１６バ
イトのサイズであり、ＦＩＦＯモード操作後にＦＩＦＯ
を通してａ遇するフロッピーディスク制御器会伴う全デ
・一夕転送が可能である６８２Ｏ７７の更なる詳細は、
インテル社から出版された「マイクロプロセッサ及び周
辺機器ハンドブック第２巻，１参照されたい。
６５型フロッピーディスク制御器は、データ転送ザイク
ル４ａに１バイトしか転送できないので、データ転送能
力が制限される。これは、フ口ツビーディスク制御訝が
アクセスを要求し或はデータのエラーが発生ｌ−た後の
短時間を経てＤＭＡ制御器にアクセスざれなければなら
ないので、僅かな待ち時間の原因となる。この僅かな待
ち時間は、より複雑なコンピュータシステムで問題とな
る。それ故、ＩＢＭ互換コンピュータ用のコンビコータ
チップ及びマイクロプロセッサの主要製造会社であるイ
ンテル社は、ファーストイン・ファ・−ス！・γウト（
Ｆ Ｉ ＦＯ）レジスタからバーストモードでデータを
転送できる、８２０７７と呼ばれる新しいフロッピーデ
ィスク制御器を開発した。このＦＩＦＯは、待ち時間が
増加するように、フロッピーディスク制御器によってフ
口ツビーディスクドライブから受信されるデータを一時
記憶するために好ましく使用される。更に、ＦＩＦＯは
、データ転送率を改善しながらフロッピーディスク制御
器とブロック転送できる．．通常、ＦＩＦＯは、１６バ
イトのサイズであり、ＦＩＦＯモード操作後にＦＩＦＯ
を通してａ遇するフロッピーディスク制御器会伴う全デ
・一夕転送が可能である６８２Ｏ７７の更なる詳細は、
インテル社から出版された「マイクロプロセッサ及び周
辺機器ハンドブック第２巻，１参照されたい。
ＮＥＣの７６５型フロッピーディスク制御器と同様に、
インテル社の８２０７７型フロッピーディスク制御蒸は
、ソフ１・ウエア互換性の関係で、来るべきデータ転送
の正１，いデータ速度を決定するために、確認ザイクル
で操作することを要求される。しかｊ，、この８２０７
７型は、ＦＩＦＯ６）らデータをクロツクで出力するこ
とを知らすためにＩ／Ｏ制御信弓１ ０ Ｒ Ｃ ＊を
受信する。従って、１ ０ＲＣ＊信号の各パルスは１バ
イトを転送することとなる。しかし、ｌ ＯＲＣ＊信号
は、確認動作が生じている時に、ＤＭＡ制御器によって
活動状態になることはない。従って、データがＦＩＰＯ
から除去されず、より多くのデータがフロッピーディス
クドラ７ｆブから受信されるので、オーノくランエラー
が発生する．ＤＡＫ信号は、一つのＤＭ Ａ要求毎に状
態を変化するのみで、Ｉくース１・或はデマンド転送中
にＩ ＯＲＣ＊信号を何回も起動できないので、ＦＩＦ
Ｏからデータをクロツクで取り出すことができない。
インテル社の８２０７７型フロッピーディスク制御蒸は
、ソフ１・ウエア互換性の関係で、来るべきデータ転送
の正１，いデータ速度を決定するために、確認ザイクル
で操作することを要求される。しかｊ，、この８２０７
７型は、ＦＩＦＯ６）らデータをクロツクで出力するこ
とを知らすためにＩ／Ｏ制御信弓１ ０ Ｒ Ｃ ＊を
受信する。従って、１ ０ＲＣ＊信号の各パルスは１バ
イトを転送することとなる。しかし、ｌ ＯＲＣ＊信号
は、確認動作が生じている時に、ＤＭＡ制御器によって
活動状態になることはない。従って、データがＦＩＰＯ
から除去されず、より多くのデータがフロッピーディス
クドラ７ｆブから受信されるので、オーノくランエラー
が発生する．ＤＡＫ信号は、一つのＤＭ Ａ要求毎に状
態を変化するのみで、Ｉくース１・或はデマンド転送中
にＩ ＯＲＣ＊信号を何回も起動できないので、ＦＩＦ
Ｏからデータをクロツクで取り出すことができない。
本発明は、８２０７７型フロッピーディスク制御器が確
認サイクル中にＦＭＦＯキコ，−（列）からデータを転
送でき、従って、Ｉ ＯＲＣ＊借号が発生していない場
合に発生ずる才一バランエラーを防止するために、続出
及び書込ザイクルと同様に、ＤＭＡ確認ザイクル中の適
切な時間でＮＯＲＣ＊信号パルスを発生する装置の２つ
のデザイン変化を含んでいる。これらのデザインは、古
い或は非互換性のシステムソフトウェアと共に使用され
た時に、インテル社製の８２０７７型フロッピーディス
ク制御器がＦＩＦＯモードを好ましく動作することを許
容する。
認サイクル中にＦＭＦＯキコ，−（列）からデータを転
送でき、従って、Ｉ ＯＲＣ＊借号が発生していない場
合に発生ずる才一バランエラーを防止するために、続出
及び書込ザイクルと同様に、ＤＭＡ確認ザイクル中の適
切な時間でＮＯＲＣ＊信号パルスを発生する装置の２つ
のデザイン変化を含んでいる。これらのデザインは、古
い或は非互換性のシステムソフトウェアと共に使用され
た時に、インテル社製の８２０７７型フロッピーディス
ク制御器がＦＩＦＯモードを好ましく動作することを許
容する。
これらデザインの第１デザインは、インク・−ナショナ
ル・ビジネス・マシン（ Ｘ ＢＭ）社によって既に製
造販売されたコンビコー夕と互換性があるコンピュータ
に使用されるアーキテクチャである産業標準アーキテク
チャ（ Ｉ ＳＡ）に従って使用するように意図されて
いる。これらデザインの第２デザインは、他の特徴及び
信号と同様に３２ビットのアドレスバス及び３２ビット
のデータパスを含む産業標準アーキテクチャの拡張版で
ある拡張型産業標準アーキテクチャ（ＥＩＳＡ）で使用
するように意図されている。
ル・ビジネス・マシン（ Ｘ ＢＭ）社によって既に製
造販売されたコンビコー夕と互換性があるコンピュータ
に使用されるアーキテクチャである産業標準アーキテク
チャ（ Ｉ ＳＡ）に従って使用するように意図されて
いる。これらデザインの第２デザインは、他の特徴及び
信号と同様に３２ビットのアドレスバス及び３２ビット
のデータパスを含む産業標準アーキテクチャの拡張版で
ある拡張型産業標準アーキテクチャ（ＥＩＳＡ）で使用
するように意図されている。
これらデザインの各々は、フロッピーディスク制御器と
、ＤＭＡ制御器との間の確認転送中に適切な時間でアサ
ートされる信号を発生するために、或るバス信号入力及
び内部的に進展する状態遷移（ステートマシーン）を使
用するプログラマブルロジックアレイ論理（ＰＡＬ）装
置を含んでいる。
、ＤＭＡ制御器との間の確認転送中に適切な時間でアサ
ートされる信号を発生するために、或るバス信号入力及
び内部的に進展する状態遷移（ステートマシーン）を使
用するプログラマブルロジックアレイ論理（ＰＡＬ）装
置を含んでいる。
この信号は、バスに供給された正規のＩ ＯＲＣ＊信号
と組み合されて（すなわち、合成されて）、フロッピー
ディスク制御器に供給される新バージョンのＩ ＯＲＣ
＊信号を生成する。この新１０ＲＣ＊信号は、既にある
ように続出及び書込転送中に適切な時間でアサー卜され
、更に、確認転送中に適切な時間でもアサー卜される。
と組み合されて（すなわち、合成されて）、フロッピー
ディスク制御器に供給される新バージョンのＩ ＯＲＣ
＊信号を生成する。この新１０ＲＣ＊信号は、既にある
ように続出及び書込転送中に適切な時間でアサー卜され
、更に、確認転送中に適切な時間でもアサー卜される。
本発明のより良い理解は、以下の好ましい実施例の詳細
な記載が添付の図面に関連して考慮された時に得られる
であろう。
な記載が添付の図面に関連して考慮された時に得られる
であろう。
本発明は、フロッピーディスク制御器で使用されるＩ
ＯＲＣ＊バス信号の新バージョンを発生する装置の２つ
の異なるデザインを含んでいる。なお、上記１ ０ＲＣ
＊バス信号は、正規のＩ ＯＲＣ＊信号と同じ特性を持
ち、ＤＭＡシステムからの確認サイクル中に適切な時間
でアサー卜される、本発明で使用される直接メモリアク
セス（ＤＭＡ）制ｍ器は、インテル社の８２３７型ＤＭ
Ａ制御器と好ましく互換性があり、本発明で使用される
フロッピーディスク制御器はインテル社の８２０７７型
フロッピーディスク制御器が好ましいが、他の制御器の
使用も考えられる。
ＯＲＣ＊バス信号の新バージョンを発生する装置の２つ
の異なるデザインを含んでいる。なお、上記１ ０ＲＣ
＊バス信号は、正規のＩ ＯＲＣ＊信号と同じ特性を持
ち、ＤＭＡシステムからの確認サイクル中に適切な時間
でアサー卜される、本発明で使用される直接メモリアク
セス（ＤＭＡ）制ｍ器は、インテル社の８２３７型ＤＭ
Ａ制御器と好ましく互換性があり、本発明で使用される
フロッピーディスク制御器はインテル社の８２０７７型
フロッピーディスク制御器が好ましいが、他の制御器の
使用も考えられる。
第１図を参照して、符号ＣＩは、本発明による第１デザ
インを組み込んだ産業標準アーキテクチャを基準とした
コンヒュータシステムを示している。このコンピュータ
Ｃ１には種々ブロックが使用されている。使用されたマ
イクロプロセッサ２０は、インテル社によって製造され
た８０３８６型マイクロプロセッサが好ましい。このマ
イクロプロセッサ２０は、アドレスバスＰＡと、データ
パスＰＤと、制御バスＰＣとを持ち、これらバスＰＡ，
ＰＤ及びＰＣがローカルバスとして参照される。このロ
ーカルバスには、算術演算処理ユニット即ち好ましくは
インテル社で製造された８０３８７型の演算コブロセッ
サ２２と、好ましくはインテル社で製造された８２３８
５型のキャッシュ制御器２４と、キャッシュメモリ（Ｒ
ＡＭ）２６と、アドレスラッチ２８とが結合されている
。
インを組み込んだ産業標準アーキテクチャを基準とした
コンヒュータシステムを示している。このコンピュータ
Ｃ１には種々ブロックが使用されている。使用されたマ
イクロプロセッサ２０は、インテル社によって製造され
た８０３８６型マイクロプロセッサが好ましい。このマ
イクロプロセッサ２０は、アドレスバスＰＡと、データ
パスＰＤと、制御バスＰＣとを持ち、これらバスＰＡ，
ＰＤ及びＰＣがローカルバスとして参照される。このロ
ーカルバスには、算術演算処理ユニット即ち好ましくは
インテル社で製造された８０３８７型の演算コブロセッ
サ２２と、好ましくはインテル社で製造された８２３８
５型のキャッシュ制御器２４と、キャッシュメモリ（Ｒ
ＡＭ）２６と、アドレスラッチ２８とが結合されている
。
このキャッシュ制御器２４は、キャッシュメモリ２６と
協働して、コンピュータＣＩにおけるキャッシュシステ
ムを取り扱うのに必要な制御を提供する。このローカル
パスには、ローカルアドレスバスＰＡを中間アドレスバ
スＨＡに接続するラツチ３０によって中間バスに接続さ
れる。ラブチ付きトランシ゛−バ３２は、ローカルデー
タバスＰＤを中間データパスＨＤに接続する。トランシ
ーパ３３は、ローカル制御バスＰＣを中間制御バスＨＣ
に接続する。このような中間バスには、コンピュータＣ
Ｉにおける主メモリ３４と、メモリインタフェース３６
とが接続されている。
協働して、コンピュータＣＩにおけるキャッシュシステ
ムを取り扱うのに必要な制御を提供する。このローカル
パスには、ローカルアドレスバスＰＡを中間アドレスバ
スＨＡに接続するラツチ３０によって中間バスに接続さ
れる。ラブチ付きトランシ゛−バ３２は、ローカルデー
タバスＰＤを中間データパスＨＤに接続する。トランシ
ーパ３３は、ローカル制御バスＰＣを中間制御バスＨＣ
に接続する。このような中間バスには、コンピュータＣ
Ｉにおける主メモリ３４と、メモリインタフェース３６
とが接続されている。
中間バスからは、種々の他のバスが接続される。
例えば、中間アドレスパスＨＡは、トランシーバ３８に
よって早期システムアドレスバスＬＡと結合され、ラッ
チ４０によってラッチ付きシステムアドレスバスＳＡに
結合される。中間データパスＨＤは、ラッチ４２及びト
ランシーバ４４によってシステムデータパスＳＤに結合
されている。これらのシステムバスＬＡ，ＳＡ，ＳＤ及
びＳＣには、一連のスロット７０として種々の装置が結
合され、各スロット７０は、コンピュータＣＩにおいて
使用できる追加の機能を含む着脱自在のプリント回路基
板を収容するために使用される。直列インタフェース４
６は、システムデータバスＳＤ，ラッチされるシステム
アドレスバスＳＡ及びシステム制御バスＳ Ｃに接続さ
れる。勿論、これらのシステムデータバスＳ Ｄ ％
ラッチされるシ久テ人アドレスバスＳＡ及びシステム制
御ハスＳＣにはプリンタインタフェース４８が接続され
、このプリンタインタフ釆一ス４８にプリンタ５０が付
加される。これらのシステ人データパスＳＤ，ラッチさ
れるシステムアドレスバスＳＡ及びシステム制御バスＳ
Ｃには、コンビスータＣｌの基本操作ソフトウェアを含
む続出専用メモリ（ＲＯＭ）５２が接続される。これら
のシステムデータバスＳＤ，ラッヂされるシステムアド
レλバスＳＡ及びシステム制御バスＳＣには、フロッピ
ーディスク制御″ａ ５ ４が接続される。このフロッ
ピーディスク制御器５４（こは、コンビコータＣｌにお
ける記憶を与えるために使用きれるフロッピーディスク
ユニット５Ｇが接続される，このフ口ブビーディスク制
御器５４と、システム制御バスＳＣとには、Ｔ Ｏ Ｒ
Ｃ ＊信号を受け止めて、フロッピーディスク制御器
５４で使用される新規信号を作り出すＤＭＡ−フロブビ
ー制御インタソエ・−ス９８が接ｍざわ，る。，二れら
ソステムデータバスＳＤ１ラッチされるシステムアドレ
スバスＳＡ及びシステム制仰バスＳＣには、固定ディス
ク制御器５８が接続され、この固定ディスク制御器５８
に固定ディスクユニット６０が付加される。使用者への
データ提供を制卯ずるビデオシステム６４は、早期シス
テムアドレスバスＬＡ，ラッチされるシステ五アド！ノ
スバスＳＡ及びシステム制御バスＳＣＪ．：接続される
とｊ（に、トランシーバ６２によってシステムデータバ
スＳＤに結合されるゆこのビデオシステム６４には、ビ
デオメモリを形成するために使用されるランダムアクセ
スメモリ（ＲＡＭ）６ Ｇと、使用者に所望の表示を提
供するモニタ６８とが接続される，，本発明のＤＭＡ−
フロッピーイ：ノクフ五−ス回路９８は、システム制御
バスＳＣ及びフロッピーＹイスク制御器５４に接続され
る。
よって早期システムアドレスバスＬＡと結合され、ラッ
チ４０によってラッチ付きシステムアドレスバスＳＡに
結合される。中間データパスＨＤは、ラッチ４２及びト
ランシーバ４４によってシステムデータパスＳＤに結合
されている。これらのシステムバスＬＡ，ＳＡ，ＳＤ及
びＳＣには、一連のスロット７０として種々の装置が結
合され、各スロット７０は、コンピュータＣＩにおいて
使用できる追加の機能を含む着脱自在のプリント回路基
板を収容するために使用される。直列インタフェース４
６は、システムデータバスＳＤ，ラッチされるシステム
アドレスバスＳＡ及びシステム制御バスＳ Ｃに接続さ
れる。勿論、これらのシステムデータバスＳ Ｄ ％
ラッチされるシ久テ人アドレスバスＳＡ及びシステム制
御ハスＳＣにはプリンタインタフェース４８が接続され
、このプリンタインタフ釆一ス４８にプリンタ５０が付
加される。これらのシステ人データパスＳＤ，ラッチさ
れるシステムアドレスバスＳＡ及びシステム制御バスＳ
Ｃには、コンビスータＣｌの基本操作ソフトウェアを含
む続出専用メモリ（ＲＯＭ）５２が接続される。これら
のシステムデータバスＳＤ，ラッヂされるシステムアド
レλバスＳＡ及びシステム制御バスＳＣには、フロッピ
ーディスク制御″ａ ５ ４が接続される。このフロッ
ピーディスク制御器５４（こは、コンビコータＣｌにお
ける記憶を与えるために使用きれるフロッピーディスク
ユニット５Ｇが接続される，このフ口ブビーディスク制
御器５４と、システム制御バスＳＣとには、Ｔ Ｏ Ｒ
Ｃ ＊信号を受け止めて、フロッピーディスク制御器
５４で使用される新規信号を作り出すＤＭＡ−フロブビ
ー制御インタソエ・−ス９８が接ｍざわ，る。，二れら
ソステムデータバスＳＤ１ラッチされるシステムアドレ
スバスＳＡ及びシステム制仰バスＳＣには、固定ディス
ク制御器５８が接続され、この固定ディスク制御器５８
に固定ディスクユニット６０が付加される。使用者への
データ提供を制卯ずるビデオシステム６４は、早期シス
テムアドレスバスＬＡ，ラッチされるシステ五アド！ノ
スバスＳＡ及びシステム制御バスＳＣＪ．：接続される
とｊ（に、トランシーバ６２によってシステムデータバ
スＳＤに結合されるゆこのビデオシステム６４には、ビ
デオメモリを形成するために使用されるランダムアクセ
スメモリ（ＲＡＭ）６ Ｇと、使用者に所望の表示を提
供するモニタ６８とが接続される，，本発明のＤＭＡ−
フロッピーイ：ノクフ五−ス回路９８は、システム制御
バスＳＣ及びフロッピーＹイスク制御器５４に接続され
る。
種々の他の４Ｊ−ブシステムは、中間データ、アド１ノ
久及び制御バスＨＤＳＨＡ及び｝｛Ｃに各々結合される
。トランシ・−バ７２は、中間アドレスバス１｛八と、
拡張アド１ノスバスＸＡとに接続きれる，，トラン’／
−）’：１３は、中間制御バスＩ−Ｉ Ｃと、拡張制御
バスＸＣとに接続される６１・ランシーバ７４は、中間
データパスＨＤと、入力／出力（Ｉ，／０）データバス
１０Ｄとの間に接続される。拡張アドレスバスＸＡと、
データバスＩＯＤと、拡張制御バスＸＣとには、コンピ
ュータ（ｌのためのＤＭＡ制御器９１）、一連のタイマ
−９２及び割込制御器９４を含む組み合せスニット７６
が接続きれる。勿論、拡張アドレスバスＸＡと、Ｉ／Ｏ
データパスＩＯＤど、拡張制御バスｘＣとには、キーボ
ードインタフェース７８が接続される。このキーボード
インタフェース７８には、キーボード８０が接続さわ，
て、使用者が所望の文字列及び命令を人力できる。
久及び制御バスＨＤＳＨＡ及び｝｛Ｃに各々結合される
。トランシ・−バ７２は、中間アドレスバス１｛八と、
拡張アド１ノスバスＸＡとに接続きれる，，トラン’／
−）’：１３は、中間制御バスＩ−Ｉ Ｃと、拡張制御
バスＸＣとに接続される６１・ランシーバ７４は、中間
データパスＨＤと、入力／出力（Ｉ，／０）データバス
１０Ｄとの間に接続される。拡張アドレスバスＸＡと、
データバスＩＯＤと、拡張制御バスＸＣとには、コンピ
ュータ（ｌのためのＤＭＡ制御器９１）、一連のタイマ
−９２及び割込制御器９４を含む組み合せスニット７６
が接続きれる。勿論、拡張アドレスバスＸＡと、Ｉ／Ｏ
データパスＩＯＤど、拡張制御バスｘＣとには、キーボ
ードインタフェース７８が接続される。このキーボード
インタフェース７８には、キーボード８０が接続さわ，
て、使用者が所望の文字列及び命令を人力できる。
ＩＳＡを形成する信号との親密性はこの説明において保
証さく１，ている。ＩＳＡ借号及びＥＩＳＡ信号の詳細
は、Ｅ Ｉ Ｓ Ａ仕様書のバージタン３。
証さく１，ている。ＩＳＡ借号及びＥＩＳＡ信号の詳細
は、Ｅ Ｉ Ｓ Ａ仕様書のバージタン３。
０を参照されたい。この説明を通して、信号記載部ラ｝
の後に続く星印（＊）を持“ク信号名は低電圧ｋ，ベル
である時に一倫理的に貞となることを示し、信号名の後
に角括弧で閉じた数字は、ＤＭＡ要求ラインのような幅
店い論理信号における単一或は多重ビット位置を指示す
るために使用される。更に、この説明においては、簡略
化のため、ＤＭＡ要求ラインＤＲＱ ＜２＞はＤＲＥＱ
２信号どして参照し、ＤＭＡ確認信号ＤＡＫ＊＜２＞を
ＤＡＫ２＊信号とｌ７てむ照する。ＤＭＡヂャンネルの
チャンネル２は、ＩＢＭ ＰＣ互換フンビコ、一タシ
ステムのフロッピーディスク制御器のために適宜使用さ
れる。
の後に続く星印（＊）を持“ク信号名は低電圧ｋ，ベル
である時に一倫理的に貞となることを示し、信号名の後
に角括弧で閉じた数字は、ＤＭＡ要求ラインのような幅
店い論理信号における単一或は多重ビット位置を指示す
るために使用される。更に、この説明においては、簡略
化のため、ＤＭＡ要求ラインＤＲＱ ＜２＞はＤＲＥＱ
２信号どして参照し、ＤＭＡ確認信号ＤＡＫ＊＜２＞を
ＤＡＫ２＊信号とｌ７てむ照する。ＤＭＡヂャンネルの
チャンネル２は、ＩＢＭ ＰＣ互換フンビコ、一タシ
ステムのフロッピーディスク制御器のために適宜使用さ
れる。
特定のＩＳＡは号の要約は興味ぶかい。コンピュータシ
ステムＣＩのシステム部分で用いられるＦ３ Ｌ Ｃ
Ｋ信号は、８，３３３ＭＨｚと、６ Ｍ Ｈ ｙ：との
間の周波数で動作され、５０％の公称デ誹ティサイクル
を持ち、システムボードによってのみ駆動される。ＡＥ
Ｎ信号は、ＤＭＡザイクル中にアザート（Ｈ）されて、
Ｉ／Ｏ従薦機器が有効なＩ／ＯザイクルとしてＤＭＡザ
イクルを誤解釈するこ乏を防止する。ＡＥＮ＊信号は、
ＡＥＮ信号げ） Ｈ ＃．ｌ： ７（ − ：ｊ
− ’／ プ ｊＨ ス １ 八
Ｄ／’ φ ！舌、口．ｒ−＋／Ｏ装置（この場合
８２０７７）がデータをバス上に駆動してよいことを指
示するために使用される。ＩＳＡのＩ／Ｏ装置は、Ｉ
ＯＲＣ＊信号及びＡＥＮ＊信号が同時にｒＬＪとなった
時に、データをパス上に駆動する。この装置は、サンプ
リングＩ ＯＲＣ＊信号が負になるまでデータを有効に
保持しなければならない。しかし、７６５型フロッピー
ディスク制御器のような幾つかの場合においては、ＤＡ
Ｋ＊信号は、フロッピーディスク制御器の内部状態と関
連してデータをバス上に駆動するために使用される。Ｍ
ＲＤＣ＊信号は、アドレス化されたＩＳＡメモリ従属回
路がそのデータをメモリバス上に駆動すべきことを指示
するために、アサー卜される。
ステムＣＩのシステム部分で用いられるＦ３ Ｌ Ｃ
Ｋ信号は、８，３３３ＭＨｚと、６ Ｍ Ｈ ｙ：との
間の周波数で動作され、５０％の公称デ誹ティサイクル
を持ち、システムボードによってのみ駆動される。ＡＥ
Ｎ信号は、ＤＭＡザイクル中にアザート（Ｈ）されて、
Ｉ／Ｏ従薦機器が有効なＩ／ＯザイクルとしてＤＭＡザ
イクルを誤解釈するこ乏を防止する。ＡＥＮ＊信号は、
ＡＥＮ信号げ） Ｈ ＃．ｌ： ７（ − ：ｊ
− ’／ プ ｊＨ ス １ 八
Ｄ／’ φ ！舌、口．ｒ−＋／Ｏ装置（この場合
８２０７７）がデータをバス上に駆動してよいことを指
示するために使用される。ＩＳＡのＩ／Ｏ装置は、Ｉ
ＯＲＣ＊信号及びＡＥＮ＊信号が同時にｒＬＪとなった
時に、データをパス上に駆動する。この装置は、サンプ
リングＩ ＯＲＣ＊信号が負になるまでデータを有効に
保持しなければならない。しかし、７６５型フロッピー
ディスク制御器のような幾つかの場合においては、ＤＡ
Ｋ＊信号は、フロッピーディスク制御器の内部状態と関
連してデータをバス上に駆動するために使用される。Ｍ
ＲＤＣ＊信号は、アドレス化されたＩＳＡメモリ従属回
路がそのデータをメモリバス上に駆動すべきことを指示
するために、アサー卜される。
Ｄ Ｒ Ｑ ＜ ｘ ＞ラインは、ＤＭＡ従属システム
からＤＭＡサービスを要求するために使用される。
からＤＭＡサービスを要求するために使用される。
要求中の装置は、システムボードが適切なＤＭＡ肯定応
答（ＤＡＫ＊＜ｘ＞）信号をアサー卜するまで、適切な
Ｄ Ｒ Ｑ ＜ ｘ ＞ラインをアサート状態に保持す
る。ＤＡＫ＊ ＜ｘ＞信号は、特定のチャンネルがバス
の占有を許可されたことを指示するためにＤＭＡ制御器
によってアサー卜される。ブロック或はデマンドモード
のＤＭＡ転送のためには、ＤＡＫ＊ ＜ｘ＞信号は、転
送が完了するまで、或は集中仲介制御器がＤＭＡプロセ
スを先取りするまで、アサート状態に留どまる。Ｔ−Ｃ
即ち計数終了信号は、ＤＭＡチャンネルの転送計数値が
最後の計数値に到達したことを指示するために、ＤＭＡ
制御器によってアサー卜される。ＤＭＡ制御器は、チャ
ンネルのＤＡＫ＊ ＜ｘ＞信号をアサート中にのみＴ−
Ｃ信号をアサートする。ＤＭＡ制ａＳは、ＤＭＡ転送が
完了した時を決定するために、アサー卜された適切なＤ
ＡＫ＊＜ｘ＞信号によってＴ−Ｃ信号をデコードする。
答（ＤＡＫ＊＜ｘ＞）信号をアサー卜するまで、適切な
Ｄ Ｒ Ｑ ＜ ｘ ＞ラインをアサート状態に保持す
る。ＤＡＫ＊ ＜ｘ＞信号は、特定のチャンネルがバス
の占有を許可されたことを指示するためにＤＭＡ制御器
によってアサー卜される。ブロック或はデマンドモード
のＤＭＡ転送のためには、ＤＡＫ＊ ＜ｘ＞信号は、転
送が完了するまで、或は集中仲介制御器がＤＭＡプロセ
スを先取りするまで、アサート状態に留どまる。Ｔ−Ｃ
即ち計数終了信号は、ＤＭＡチャンネルの転送計数値が
最後の計数値に到達したことを指示するために、ＤＭＡ
制御器によってアサー卜される。ＤＭＡ制御器は、チャ
ンネルのＤＡＫ＊ ＜ｘ＞信号をアサート中にのみＴ−
Ｃ信号をアサートする。ＤＭＡ制ａＳは、ＤＭＡ転送が
完了した時を決定するために、アサー卜された適切なＤ
ＡＫ＊＜ｘ＞信号によってＴ−Ｃ信号をデコードする。
第２図を参照すると、本発明による第１デザインは、Ｉ
ＳＡ基準のコンピュータを意図すると共に、数々のフリ
ップフロップを含むプログラマブルロジックアレー（Ｐ
ＡＬ）装置１００を備えている。この装置１００は、内
部で発生する状態遷移（ステートマシン）Ｍ１（第３図
）と同様に、ＤＭＡ制御器９σからの出力であるバス信
号を用いて、フロッピーディスク制御器５４の続出（即
ちＲＤ＊）入力１０４に供給されるＮ Ｉ ＯＲＤ＊と
呼ばれる新バージョンのＩ ＯＲＣ＊信号を発生する。
ＳＡ基準のコンピュータを意図すると共に、数々のフリ
ップフロップを含むプログラマブルロジックアレー（Ｐ
ＡＬ）装置１００を備えている。この装置１００は、内
部で発生する状態遷移（ステートマシン）Ｍ１（第３図
）と同様に、ＤＭＡ制御器９σからの出力であるバス信
号を用いて、フロッピーディスク制御器５４の続出（即
ちＲＤ＊）入力１０４に供給されるＮ Ｉ ＯＲＤ＊と
呼ばれる新バージョンのＩ ＯＲＣ＊信号を発生する。
ＤＭＡ制御器９０からＰＡＬ １ ０ ０への入力とし
て使用されるバス信号は、Ｉ ＯＲ（，＊信号と、ＭＲ
ＤＣ＊信号と、ＤＡＫ２＊信号と、ＤＲＥＱ２信号とを
含んでいる。ＤＣＬＫ信号は、ＢＣＬＫ信号の周波数の
１．５倍が好ましいＢＣＬＫのバージコンである。
て使用されるバス信号は、Ｉ ＯＲ（，＊信号と、ＭＲ
ＤＣ＊信号と、ＤＡＫ２＊信号と、ＤＲＥＱ２信号とを
含んでいる。ＤＣＬＫ信号は、ＢＣＬＫ信号の周波数の
１．５倍が好ましいＢＣＬＫのバージコンである。
ＡＤＳＴＢＯ信号は、ＤＭＡ制御器９０からＰＡＬＩＯ
Ｏへの直接入力である。このＡＤＳＴＢＯ信号は、多重
化８ビットの高次アドレスビットをＤＭＡ制＠器９０か
らラッチにロードするために使用され、これらビットは
、ラッチからトライステートイネーブルを通してアドレ
スバスにイネーブルされる。多重転送を含むブロック及
びデマンド転送モードサービスの間には、発生するアド
レスは、通常、連続的であり、多くの転送のためには、
外部ラッチに保持されるデータは、上位８アドレスビッ
トが同じなので、同じである。このデータは、Ａ７から
八８へのキャリー或はボローがアドレスの通常のシーケ
ンスで実行される時にのみ、変化することが必要であり
、それ故、ＤＭＡ制御器９０は、必要時にのみＡ８〜Ａ
Ｉ５のアドレスビットを更新する。この更新が必要な時
には、８２３７は、これを達成するために、外部状態を
挿入する。ＤＣＬＫ信号は、ＰＡＬ １ ０ ０のクロ
ック入力に接続される。
Ｏへの直接入力である。このＡＤＳＴＢＯ信号は、多重
化８ビットの高次アドレスビットをＤＭＡ制＠器９０か
らラッチにロードするために使用され、これらビットは
、ラッチからトライステートイネーブルを通してアドレ
スバスにイネーブルされる。多重転送を含むブロック及
びデマンド転送モードサービスの間には、発生するアド
レスは、通常、連続的であり、多くの転送のためには、
外部ラッチに保持されるデータは、上位８アドレスビッ
トが同じなので、同じである。このデータは、Ａ７から
八８へのキャリー或はボローがアドレスの通常のシーケ
ンスで実行される時にのみ、変化することが必要であり
、それ故、ＤＭＡ制御器９０は、必要時にのみＡ８〜Ａ
Ｉ５のアドレスビットを更新する。この更新が必要な時
には、８２３７は、これを達成するために、外部状態を
挿入する。ＤＣＬＫ信号は、ＰＡＬ １ ０ ０のクロ
ック入力に接続される。
このＰＡＬ Ｉ Ｏ Ｏは、これら入力信号を使用して
、ＤＣＬＫ信号でクロックされる内部３ビットの状態遷
移Ｍ１を発生する。この状態遷移Ｍｌの種々の状態は、
ＰＡＬ １ ０ ０からの出力として提供されるビット
ＱＯ＊、Ｑ１＊及びＱ２＊の各々によって提供され、こ
れらがＰＡＬ Ｉ ０ ０に含まれる次の状態ロジック
で使用するために戻される。
、ＤＣＬＫ信号でクロックされる内部３ビットの状態遷
移Ｍ１を発生する。この状態遷移Ｍｌの種々の状態は、
ＰＡＬ １ ０ ０からの出力として提供されるビット
ＱＯ＊、Ｑ１＊及びＱ２＊の各々によって提供され、こ
れらがＰＡＬ Ｉ ０ ０に含まれる次の状態ロジック
で使用するために戻される。
状態遷移Ｍｌは、ＰＡＬ １ ０ ０の出力として提供
されるＣＬＫＮ Ｉ ＯＲＤ＊と呼ばれる信号の好まし
い発生を調整し、確認転送の間に適切な時間でアサー卜
される。このＣＬＫＮ Ｉ ＯＲＤ＊信号及びＩＯＲＣ
＊｛言月は、Ｐ Ａ Ｌ賃００内で組み合わされて、Ｐ
ＡＬＩＯＯからの出力であるＮＩＯＲＤ＊信号を発生１
，、このＮＩＯＲ．Ｄ＊信号は、ＦＩＦＯからのデータ
の出力を制御するフロッピーディスク制御器５４のＲＤ
＊入力＋０４に接続される。
されるＣＬＫＮ Ｉ ＯＲＤ＊と呼ばれる信号の好まし
い発生を調整し、確認転送の間に適切な時間でアサー卜
される。このＣＬＫＮ Ｉ ＯＲＤ＊信号及びＩＯＲＣ
＊｛言月は、Ｐ Ａ Ｌ賃００内で組み合わされて、Ｐ
ＡＬＩＯＯからの出力であるＮＩＯＲＤ＊信号を発生１
，、このＮＩＯＲ．Ｄ＊信号は、ＦＩＦＯからのデータ
の出力を制御するフロッピーディスク制御器５４のＲＤ
＊入力＋０４に接続される。
第３図を参明すると、状態遷移Ｍｌは、第４図、第５図
、第６図及び第７図のタイミング図に示されるように、
確認転送中にＮ Ｘ ＯＲＤ＊信号の好ましいアザー１
・を可能とするのに使用されるＣＩ、ＫＮＩＯＲＤ＊信
号の好ましい発生を容易にするために使用される。以下
の状態式においては、特定の信弓条件は、信号がｒＨＪ
状態である時に、真である。状態遷移Ｍｌの遷移は、Ｐ
ＡＬ １ ０ ０に含まれるフリブブフロップのクロッ
ク入力に供給されるＤＣＬＫ信ぢの立上がりで発生する
。
、第６図及び第７図のタイミング図に示されるように、
確認転送中にＮ Ｘ ＯＲＤ＊信号の好ましいアザー１
・を可能とするのに使用されるＣＩ、ＫＮＩＯＲＤ＊信
号の好ましい発生を容易にするために使用される。以下
の状態式においては、特定の信弓条件は、信号がｒＨＪ
状態である時に、真である。状態遷移Ｍｌの遷移は、Ｐ
ＡＬ １ ０ ０に含まれるフリブブフロップのクロッ
ク入力に供給されるＤＣＬＫ信ぢの立上がりで発生する
。
状態ＳＯは、状態遷移Ｍｌの初期状態であり、フロッピ
ーディスク制御器５４と、ＤＭＡ制御器９０との間でＤ
ＭＡ転送が実施されない時の状態遷移Ｍｌのりセッｌ・
状態と１，てら機能する。状態遷移Ｍ１は、次の状態式
が真である時に状態Ｓ′、０に留どまる。
ーディスク制御器５４と、ＤＭＡ制御器９０との間でＤ
ＭＡ転送が実施されない時の状態遷移Ｍｌのりセッｌ・
状態と１，てら機能する。状態遷移Ｍ１は、次の状態式
が真である時に状態Ｓ′、０に留どまる。
（ＤＡＫ２＊ＸＤＲＥＱ２＊）＋ＤＡＫ２換言すれば、
状態遷移Ｍ１は、フ口ツビーディ久ク制御４５４がＤＭ
Ａ要求を発信するまで、初期即ちリセット状態ＳＯに留
どまる。状態遷移Ｍ１は、もし、アザート冬れたＤＲＥ
Ｑ２＊信号と独立ｌ７てＤＡＫ２水信号がアサー卜され
たならば、状態Ｓｏに留どま′Ｇａ状態遷移Ｍｌは、次
の状態式が真である時に状ｎＳ１に進行ずる。 ＤＡＫ
２＊ＸＤＲＥＱ２ それ故、状態遷移Ｍ１は、ｒ）ＲＥＱ２信号のアザー１
・を表わすＤＭＡ要求がフロッピーディスク制御器５４
によってなされた時に、状態ＳＯから状態Ｓｌへの遷移
を行う。状態遷移Ｍ１は、次の状態式が真である間は状
態Ｓ１に留どまる。
状態遷移Ｍ１は、フ口ツビーディ久ク制御４５４がＤＭ
Ａ要求を発信するまで、初期即ちリセット状態ＳＯに留
どまる。状態遷移Ｍ１は、もし、アザート冬れたＤＲＥ
Ｑ２＊信号と独立ｌ７てＤＡＫ２水信号がアサー卜され
たならば、状態Ｓｏに留どま′Ｇａ状態遷移Ｍｌは、次
の状態式が真である時に状ｎＳ１に進行ずる。 ＤＡＫ
２＊ＸＤＲＥＱ２ それ故、状態遷移Ｍ１は、ｒ）ＲＥＱ２信号のアザー１
・を表わすＤＭＡ要求がフロッピーディスク制御器５４
によってなされた時に、状態ＳＯから状態Ｓｌへの遷移
を行う。状態遷移Ｍ１は、次の状態式が真である間は状
態Ｓ１に留どまる。
Ｄ．ＲＥＱ２ＸＡＤＳＴＢＯ＊
この状態Ｓｌにおいて、状態遷移Ｍｌは、アザートされ
るべきＡＤＳＴＢＯ信号のために基本的に待４ｔ１１，
、伏態Ｓｌが継続ずる前ｊ，：、８ビットの高次アドレ
スビットが有効であることを表明する。
るべきＡＤＳＴＢＯ信号のために基本的に待４ｔ１１，
、伏態Ｓｌが継続ずる前ｊ，：、８ビットの高次アドレ
スビットが有効であることを表明する。
状態遷移Ｍｌは、次の状態式が真であるならば、状態Ｓ
Ｏに戻る。
Ｏに戻る。
Ｄ Ｒ Ｅ Ｑ ２ ＊ Ｘ Ａ Ｄ Ｓ Ｔ Ｂ Ｏ
＊それ故、もし、Ａ Ｄ Ｓ Ｔ Ｂ Ｏ信号がアザ
ートされる市に、ＤＲＥＱ２信号がネゲートされるなら
ば、モーのアドレスが有効でなく、状態遷移Ｍｌは、状
Ｑ９Ｑに房る。もし、ＤＲ．ＥＱ２信号がネゲートされ
る前にＡＤＳＴＢＯ信号がアザー卜されたならば、有効
なＤＭＡ転送か発生し、状態遷移Ｍ！は、状態Ｓｔから
状態Ｓ２に進行ずる。
＊それ故、もし、Ａ Ｄ Ｓ Ｔ Ｂ Ｏ信号がアザ
ートされる市に、ＤＲＥＱ２信号がネゲートされるなら
ば、モーのアドレスが有効でなく、状態遷移Ｍｌは、状
Ｑ９Ｑに房る。もし、ＤＲ．ＥＱ２信号がネゲートされ
る前にＡＤＳＴＢＯ信号がアザー卜されたならば、有効
なＤＭＡ転送か発生し、状態遷移Ｍ！は、状態Ｓｔから
状態Ｓ２に進行ずる。
状態，遷移Ｍｌは、状態Ｓｌにある間、ＤＡＫ２＊信月
がネゲート即ち高レベルに上昇するならば、状態Ｓ２か
ら状態Ｓ ０ ＋．．戻る。状態遷移Ｍ１は、次の状態
式が真であるならば、状態Ｓ２から状態Ｓ３に進行ずる
。
がネゲート即ち高レベルに上昇するならば、状態Ｓ２か
ら状態Ｓ ０ ＋．．戻る。状態遷移Ｍ１は、次の状態
式が真であるならば、状態Ｓ２から状態Ｓ３に進行ずる
。
ｉ０Ｒｃ＊ＸＤＡＫ２ＸＭＲＤｃ＊
この状態式は、夕、イミング図ｌこ示すようｌこ、ＤＡ
Ｋ２＊信号がアザー１・される時に、両方のＩＯＲ（’
＊ Ｌ４’ 弊 Ｂ ｒＫ ｕ Ｑ ｎ
（’！ 史 １％ ＠ ノバ 東 ノｆ 一
ト ｐｎ ｇ ｘ １ノヘルになる場合に、ｌ
ｌ６認ザイクルか唯一・のサイクルとなるので、ＤＭＡ
確認ザイクルの間、真である。ＩＯＲＣ＊信号及びＭＲ
ＤＣ＊信号は、有効なデータ転送が発生せず、夏／０ラ
インが非活動状態に保持されるので、両方が？ｌ！認転
送においてネゲー１・される。それ故、状ｇ遷移Ｍ１は
、ＤＭＡ確認ザイクルか実行された時に状態Ｓ２から状
態Ｓ３に進行ずる。ＤＡＫ２＊信号がアザートされた時
に、いずれかのＩ ＯＲＣ＊信号或はＭＲＤＣ＊信号が
アサートされるならば、ＤＭＡ書込或はＤＭＡ続出が実
施され、状態遷移Ｍｌは、状態Ｓ２から状憇Ｓ４に進行
ずる。これは、状態遷移Ｍ１を状態Ｓ２から状態Ｓ４に
進行させる次の状態式Ｊ．： Ｊ：って明らかＩこされ
る。
Ｋ２＊信号がアザー１・される時に、両方のＩＯＲ（’
＊ Ｌ４’ 弊 Ｂ ｒＫ ｕ Ｑ ｎ
（’！ 史 １％ ＠ ノバ 東 ノｆ 一
ト ｐｎ ｇ ｘ １ノヘルになる場合に、ｌ
ｌ６認ザイクルか唯一・のサイクルとなるので、ＤＭＡ
確認ザイクルの間、真である。ＩＯＲＣ＊信号及びＭＲ
ＤＣ＊信号は、有効なデータ転送が発生せず、夏／０ラ
インが非活動状態に保持されるので、両方が？ｌ！認転
送においてネゲー１・される。それ故、状ｇ遷移Ｍ１は
、ＤＭＡ確認ザイクルか実行された時に状態Ｓ２から状
態Ｓ３に進行ずる。ＤＡＫ２＊信号がアザートされた時
に、いずれかのＩ ＯＲＣ＊信号或はＭＲＤＣ＊信号が
アサートされるならば、ＤＭＡ書込或はＤＭＡ続出が実
施され、状態遷移Ｍｌは、状態Ｓ２から状憇Ｓ４に進行
ずる。これは、状態遷移Ｍ１を状態Ｓ２から状態Ｓ４に
進行させる次の状態式Ｊ．： Ｊ：って明らかＩこされ
る。
（Ｉ ＯＲＣＸＤＡＫ２）＋（ＭＲＤＣｘＤＡＫ２）も
し、状態遷移Ｍ１は、状”３ Ｓ ４に進行するならば
、実行されるサイクルがＤＭＡ書込或はＤＭＡ続出ザイ
クルであり、第４図及び第５図に示すように、状態Ｓ４
は、データの実効転送が発生すス Ｊ４− 炸 フ嘔
血 ｔ 律 會粉 鴬 事伊 ＆Ａ Ｉ
ＩＪ ７ ４１ − Ｌ 仲 會静 ト留どまる
ＤＡＫ２＊信号によって表わされるデータの転送がまだ
発生している間は、状態Ｓ４に留どまり、或は、もしＤ
ＡＫ２＊信号がネゲートされる場合には、状態遷移Ｍｌ
は、アサー卜されるＤＲＥＱ２信号によって表わされる
新規なデータの転送がまさに実行されているならば、状
態Ｓ４に留どまる。それ故、状態遷移Ｍ１は、次の状態
式が真である間、即ちデータの転送が完了するまで、状
ｔｓＳ４に留どまる。
し、状態遷移Ｍ１は、状”３ Ｓ ４に進行するならば
、実行されるサイクルがＤＭＡ書込或はＤＭＡ続出ザイ
クルであり、第４図及び第５図に示すように、状態Ｓ４
は、データの実効転送が発生すス Ｊ４− 炸 フ嘔
血 ｔ 律 會粉 鴬 事伊 ＆Ａ Ｉ
ＩＪ ７ ４１ − Ｌ 仲 會静 ト留どまる
ＤＡＫ２＊信号によって表わされるデータの転送がまだ
発生している間は、状態Ｓ４に留どまり、或は、もしＤ
ＡＫ２＊信号がネゲートされる場合には、状態遷移Ｍｌ
は、アサー卜されるＤＲＥＱ２信号によって表わされる
新規なデータの転送がまさに実行されているならば、状
態Ｓ４に留どまる。それ故、状態遷移Ｍ１は、次の状態
式が真である間、即ちデータの転送が完了するまで、状
ｔｓＳ４に留どまる。
（ＤＡＫ２＊ＸＤＲＥＱ２）＋ＤＡＫ２状態遷移Ｍ１は
、次の状態式が真である時、即ちＤＭＡ，続出或は書込
が完了したことを表わした時に、状態Ｓ４から状ｇｓｏ
に戻る。
、次の状態式が真である時、即ちＤＭＡ，続出或は書込
が完了したことを表わした時に、状態Ｓ４から状ｇｓｏ
に戻る。
ＤＡＫ２＊ｘＤＲＥＱ２＊
もし、状態遷移Ｍｌは、状態Ｓ３に進行するならば、Ｄ
ＭＡ確認転送が実行されることが保証される。状態遷移
Ｍｌは、もし、ＤＭＡ確認転送のためのどの条件（いわ
ゆる状態遷移Ｍ１が状態Ｓ２から状態Ｓ３に進行する状
態式における信号状態）も満足しないならば、状態Ｓ３
から状態ＳＯに戻る。状ＢＳ３から状態ＳＯに戻る状態
遷移Ｍｌのためには、次の状態式が真でなければならな
い。
ＭＡ確認転送が実行されることが保証される。状態遷移
Ｍｌは、もし、ＤＭＡ確認転送のためのどの条件（いわ
ゆる状態遷移Ｍ１が状態Ｓ２から状態Ｓ３に進行する状
態式における信号状態）も満足しないならば、状態Ｓ３
から状態ＳＯに戻る。状ＢＳ３から状態ＳＯに戻る状態
遷移Ｍｌのためには、次の状態式が真でなければならな
い。
１ ０ＲＣ＋ＭＲＤＣ＋ＤＡＫ２＊
それ故、いずれかのＩ ＯＲＣ＊信号或はＭＲＤＣ＊信
号が状態Ｓ３においてアサー卜されるならば、確認転送
が実施されず、状態遷移Ｍｌは状態ＳＯに戻る。状！３
Ｓ３において、ＤＭＡプロセスを先取りする集中化仲介
制御器（図示略）によるＤＡＫ２＊信号のネゲートでは
、状態遷移Ｍｌが状態ＳＯに戻る。この状態式は、状態
Ｓ２において、確認転送が発生し、状態遷移Ｍｌが状！
！Ｓ２から状態Ｓ３に元来的に進行するために応答可能
である次の状態式の反対（逆）である。
号が状態Ｓ３においてアサー卜されるならば、確認転送
が実施されず、状態遷移Ｍｌは状態ＳＯに戻る。状！３
Ｓ３において、ＤＭＡプロセスを先取りする集中化仲介
制御器（図示略）によるＤＡＫ２＊信号のネゲートでは
、状態遷移Ｍｌが状態ＳＯに戻る。この状態式は、状態
Ｓ２において、確認転送が発生し、状態遷移Ｍｌが状！
！Ｓ２から状態Ｓ３に元来的に進行するために応答可能
である次の状態式の反対（逆）である。
ｒ ＯＲＣ＊ＸＭＲＤＣ＊ＸＤＡＫ２
それ故、発生されるべき有効ＤＭＡ確認転送のために必
要である状態式が状ＢＳ３においてもはや真でないなら
ば、確認転送が完了すること、或は有効ＤＭＡ確認転送
が実際に実行されないことのいずれかが保証されて、状
態遷移Ｍｌは状態ＳＯに戻る。状態遷移Ｍｌを状！！Ｓ
２から状ｍｓ３に進行させる次の状態式が状態Ｓ３にお
いて真であるならば、状態遷移Ｍｌは、ＤＣＬＫ信号の
次の立上りで状態Ｓ３から状態Ｓ５に進行する。
要である状態式が状ＢＳ３においてもはや真でないなら
ば、確認転送が完了すること、或は有効ＤＭＡ確認転送
が実際に実行されないことのいずれかが保証されて、状
態遷移Ｍｌは状態ＳＯに戻る。状態遷移Ｍｌを状！！Ｓ
２から状ｍｓ３に進行させる次の状態式が状態Ｓ３にお
いて真であるならば、状態遷移Ｍｌは、ＤＣＬＫ信号の
次の立上りで状態Ｓ３から状態Ｓ５に進行する。
１ ０ＲＣ＊ｘＭＲＤＣ＊ｘＤＡＫ２
第６図及び第７図に示すように、状態遷移Ｍ１が状態Ｓ
５に進行する時には、確認サイクルが発生する。状ＢＳ
５の後の状態遷移Ｍ１の進行は、確認サイクルがまさに
始まったか、或は確認転送が完了したかに依存する。こ
れは、確認サイクルが実行される時にアサー卜され、確
認転送が完了した時にネゲートされるＤＲＥＱ２信号に
よって決定される。このＤＲＥＱ２信号は、状態遷移Ｍ
ｌが状態Ｓ５から状態Ｓ６に進行する次の状態式と、 １ ０ＲＣ’＊ＸＭＲＤＣ＊ＸＤＡＫ２ＸＤＲＥＱ２状
態遷移Ｍｌが状！！！Ｓ５から状態ＳＯに戻る次の状態
式の第１ミンターム（ ｗｉｎｔｅｒｓ）との間の異な
る成分である。
５に進行する時には、確認サイクルが発生する。状ＢＳ
５の後の状態遷移Ｍ１の進行は、確認サイクルがまさに
始まったか、或は確認転送が完了したかに依存する。こ
れは、確認サイクルが実行される時にアサー卜され、確
認転送が完了した時にネゲートされるＤＲＥＱ２信号に
よって決定される。このＤＲＥＱ２信号は、状態遷移Ｍ
ｌが状態Ｓ５から状態Ｓ６に進行する次の状態式と、 １ ０ＲＣ’＊ＸＭＲＤＣ＊ＸＤＡＫ２ＸＤＲＥＱ２状
態遷移Ｍｌが状！！！Ｓ５から状態ＳＯに戻る次の状態
式の第１ミンターム（ ｗｉｎｔｅｒｓ）との間の異な
る成分である。
（ Ｉ ＯＲＣ＊ｘＭＲＤＣ＊ｘＤＡＫ２ｘＤＲＥＱ２
＊） 十ＭＲＤＣ＋ Ｉ ＯＲＣ＋ＤＡＫ２＊もし、状
態遷移Ｍ１を状！！Ｓ５から状＊ＳＯに戻す上記状態式
において、後ろから３つのミンタームの内いずれかが真
ならば、有効ＤＭＡ確認転送が発生せず、状態遷移Ｍ１
は状態ＳＯに戻る。
＊） 十ＭＲＤＣ＋ Ｉ ＯＲＣ＋ＤＡＫ２＊もし、状
態遷移Ｍ１を状！！Ｓ５から状＊ＳＯに戻す上記状態式
において、後ろから３つのミンタームの内いずれかが真
ならば、有効ＤＭＡ確認転送が発生せず、状態遷移Ｍ１
は状態ＳＯに戻る。
状態遷移Ｍｌが状態Ｓ６に進行した時には、状態Ｓ６に
留どまり、ＡＤＳＴＢＯ信号の状態に依存して状態Ｓ３
に戻り、或はＤＭＡ確認転送の条件が揃わなかった場合
に状態ＳＯに戻る。状態遷移Ｍｌは、次の状態式が真で
ある時に、状態Ｓ６に留どまり、 ＩＯ．ＲＣ＊ｘＭＲＤＣ＊ｘＤＡＫ２ｘＡＤＳＴＢＯ 状態遷移Ｍｌ．は次の状態式が真である時に状態Ｓ６か
ら状！３Ｓ３に進行する。
留どまり、ＡＤＳＴＢＯ信号の状態に依存して状態Ｓ３
に戻り、或はＤＭＡ確認転送の条件が揃わなかった場合
に状態ＳＯに戻る。状態遷移Ｍｌは、次の状態式が真で
ある時に、状態Ｓ６に留どまり、 ＩＯ．ＲＣ＊ｘＭＲＤＣ＊ｘＤＡＫ２ｘＡＤＳＴＢＯ 状態遷移Ｍｌ．は次の状態式が真である時に状態Ｓ６か
ら状！３Ｓ３に進行する。
１０ＲＣ＊ＸＭＲＤＣ＊ＸＤＡＫ２Ｘ
ＡＤＳＴＢＯ＊
換言すれば、もし、有効確認サイクルのための条件が揃
い、ＡＤＳＴＢＯ信号が状態Ｓ６でアサー卜されるなら
ば、ＤＭＡ制御器９０は、そのアドレスラプヂの士位８
ビッ１・を更新し、状態遷８Ｍエは状態Ｓ６に留どまる
。第７図に示すように、もし、ＦＩｉ認転送において多
重アドレスス１・ローブがあるならば、ＡＤＳＴＢＯｉ
号が状態Ｓ６でアザートされ、外郎の８６状態が状態遷
移Ｍｌの進行において挿入される。もし、ＡＤＳＴＢＯ
信号が状態Ｓ６でネゲ・一トされるば、状態遷移Ｍ１は
他の確認サイクルの先行で状態Ｓ３に戻る。もし、次の
状態式が状態Ｓ６で真ならば、有効ＤＭＡ確認転送が実
際に実行されず、状態遷移Ｍｌは状態Ｓ６から状態ＳＯ
に戻る。
い、ＡＤＳＴＢＯ信号が状態Ｓ６でアサー卜されるなら
ば、ＤＭＡ制御器９０は、そのアドレスラプヂの士位８
ビッ１・を更新し、状態遷８Ｍエは状態Ｓ６に留どまる
。第７図に示すように、もし、ＦＩｉ認転送において多
重アドレスス１・ローブがあるならば、ＡＤＳＴＢＯｉ
号が状態Ｓ６でアザートされ、外郎の８６状態が状態遷
移Ｍｌの進行において挿入される。もし、ＡＤＳＴＢＯ
信号が状態Ｓ６でネゲ・一トされるば、状態遷移Ｍ１は
他の確認サイクルの先行で状態Ｓ３に戻る。もし、次の
状態式が状態Ｓ６で真ならば、有効ＤＭＡ確認転送が実
際に実行されず、状態遷移Ｍｌは状態Ｓ６から状態ＳＯ
に戻る。
Ｉ Ｏ．ＲＣ＋ＭＲＤＣ＋ＤＡＫ２＊
状態遷移Ｍ１及び上記のバス信号は、ＣＬＫＮＩＲＤ＊
ど呼ばれる出力信号を発生するために使用ざれる。この
出力信号の状態式は次の通りである。
ど呼ばれる出力信号を発生するために使用ざれる。この
出力信号の状態式は次の通りである。
ＣＬＫＮ Ｉ ＲＤ＊＝ （ＤＡＫ２Ｘ Ｉ ＯＲＣ＊
ＸＭ Ｒ Ｄ Ｃ ＊ Ｘ Ｓ ２ ） ＋ （ Ａ
Ｄ Ｓ Ｔ Ｂ Ｏ ＊ Ｘ Ｄ Ａ Ｋ２ × 夏
ＯＲＣ＊ＸＭＲＤＣＸ （Ｓ２＋Ｓ６） ）このＣ
ＬＫＮＩＲＤ＊信号は、フロッピーデイスク制御盟５４
と、ｌ’）ＭＡ制御關９０との間でＤＭＡ確認転送中に
、適切な時間アザーｌ・される。上記状態式の第ｌミン
タームに示すように、ＣＬＫＮ Ｉ ＲＤ＊信号は、も
し、有効！認転送のための条件、即ちＤ Ａ Ｋ ２信
号がアサー卜され、ＩＯＲＣ＊信号及びＭＲｒ）Ｃ＊信
号がネゲートきれることが揃ったならば、状態Ｓ２に続
く状態においてアサートされる。上記状態式の第２ミン
タームに示すようｊ．＝、ＯＬ，ＫＮＩＲ．Ｄ＊信号は
、もし、確認転送のための条件が揃い、ＡＤＳＴＢＯ信
号がネゲートされるならば、状態Ｓ２或は状態Ｓ６に続
く状態においてアザートされる。
ＸＭ Ｒ Ｄ Ｃ ＊ Ｘ Ｓ ２ ） ＋ （ Ａ
Ｄ Ｓ Ｔ Ｂ Ｏ ＊ Ｘ Ｄ Ａ Ｋ２ × 夏
ＯＲＣ＊ＸＭＲＤＣＸ （Ｓ２＋Ｓ６） ）このＣ
ＬＫＮＩＲＤ＊信号は、フロッピーデイスク制御盟５４
と、ｌ’）ＭＡ制御關９０との間でＤＭＡ確認転送中に
、適切な時間アザーｌ・される。上記状態式の第ｌミン
タームに示すように、ＣＬＫＮ Ｉ ＲＤ＊信号は、も
し、有効！認転送のための条件、即ちＤ Ａ Ｋ ２信
号がアサー卜され、ＩＯＲＣ＊信号及びＭＲｒ）Ｃ＊信
号がネゲートきれることが揃ったならば、状態Ｓ２に続
く状態においてアサートされる。上記状態式の第２ミン
タームに示すようｊ．＝、ＯＬ，ＫＮＩＲ．Ｄ＊信号は
、もし、確認転送のための条件が揃い、ＡＤＳＴＢＯ信
号がネゲートされるならば、状態Ｓ２或は状態Ｓ６に続
く状態においてアザートされる。
このＣＬＫＮＸ ＲＤ＊信号は、バスからの１０ＲＣ＊
信号と組み合わせられて、ＮＸ ＯＲＤ＊信号を発生す
る。このＮ Ｉ ＯＲＤ＊信号の状態式は次の通りであ
る。
信号と組み合わせられて、ＮＸ ＯＲＤ＊信号を発生す
る。このＮ Ｉ ＯＲＤ＊信号の状態式は次の通りであ
る。
Ｎ Ｉ ＯＲＤ＝ Ｉ ＯＲＣ＋ＣＬＫＮ Ｉ ＲＤＰ
ＡＬ １ ０ ０は、入力として頁Ｏ Ｒ． Ｃ ＊借
号と、ＣＩ，ＫＮＩＲＤ＊信号とを持ち、出力とｊ２て
Ｎ頁ＯＲＤ＊を持つアンドゲ−１・として作用する。そ
れ故、この１ぐＩ ＯＲＤ＊信月は、ＤＭＡ続出及びＤ
ＭＡ［！込転送中に、フロッピーディスク制御器５４へ
のＩ ＯＲＣ＊信号の好まＩ７い償号発生を維持するた
めに、ＩＯＲＣＩＩ号がアサートされる時はいつでもア
ザ・−１・される。また、Ｎ Ｉ ＯＲＤ＊信号は、Ｃ
ＬＫＮ Ｉ ＲＤ＊信号によるＤＭＡ確認サイクル中に
適切な時間でアサ−１・され、このＣＬＫＮ Ｉ ＲＤ
＊信号は、ＦＩＦＯのオーバランを防止する目的でフロ
ッピーディスク制御器５４にクロック信号を供給ずるた
めにアザートされる。
ＡＬ １ ０ ０は、入力として頁Ｏ Ｒ． Ｃ ＊借
号と、ＣＩ，ＫＮＩＲＤ＊信号とを持ち、出力とｊ２て
Ｎ頁ＯＲＤ＊を持つアンドゲ−１・として作用する。そ
れ故、この１ぐＩ ＯＲＤ＊信月は、ＤＭＡ続出及びＤ
ＭＡ［！込転送中に、フロッピーディスク制御器５４へ
のＩ ＯＲＣ＊信号の好まＩ７い償号発生を維持するた
めに、ＩＯＲＣＩＩ号がアサートされる時はいつでもア
ザ・−１・される。また、Ｎ Ｉ ＯＲＤ＊信号は、Ｃ
ＬＫＮ Ｉ ＲＤ＊信号によるＤＭＡ確認サイクル中に
適切な時間でアサ−１・され、このＣＬＫＮ Ｉ ＲＤ
＊信号は、ＦＩＦＯのオーバランを防止する目的でフロ
ッピーディスク制御器５４にクロック信号を供給ずるた
めにアザートされる。
第４図を参照して、フロッピーディスク制御器５４に本
発明を組み込んだＤＭＡ書込ザイクルのタイミング図が
示されている。状態ＳＯにおいて、フロッピーディスク
制御器５４は、状態遷移Ｍｌを状態Ｓｌに進行さぜるＤ
ＲＥＱ２信号をアサー卜することにようて、ＤＭＡ要求
を作り出す。これは、目標アド１ノスの上位８アドレス
ビットをラッチするために、Ｄ Ｍ Ａ １ｉｌｌ御器
によるＡ Ｄ Ｓ Ｔ ＢＯ信号のアサートと結合され
る、Ｄ Ｍ Ａ ＩＩ御器からのＤＭＡ肯定応答（ＤＡ
Ｋ２）によウて追従される。状態Ｓ ２ （．′：おｉ
）る間、Ｊ ＯＲＣ＊信号は、フロッピーディスク制＠
器５４がデータをバスに駆動してよいこた、及び状態遷
移Ｍ１を状態Ｓ４に進行させてもよいことを表わして、
アサー卜される。状態Ｓ２におけるＩ ＯＲＣ＊信号の
アサートは、Ｎ Ｉ Ｏ Ｒ． Ｄ ＊信号の基本的に
同時のアザートのために応答できる．ＭＲＤＣ＊信号は
、これがＤＭ Ａ 書込サイクルであるので、ネゲート
状態のｒＨＪレベルに保持される。状態Ｓ４において、
データの実転送がフロッピーディスク制御器５４から目
的のメモリに実行され、このデータの転送中に必要なだ
け多くの状！！Ｓ４が挿入される。状態Ｓ４におけるデ
ータの転送の間の幾つかの点で、ＤＲＥＱ２信号がネゲ
ートされる。データの転送が完了した時には、ＤＡＫ２
＊信号がネゲー１・ざれ、この結果、状態遷移Ｍｌを状
態Ｓ４から状態ＳＯに戻す。
発明を組み込んだＤＭＡ書込ザイクルのタイミング図が
示されている。状態ＳＯにおいて、フロッピーディスク
制御器５４は、状態遷移Ｍｌを状態Ｓｌに進行さぜるＤ
ＲＥＱ２信号をアサー卜することにようて、ＤＭＡ要求
を作り出す。これは、目標アド１ノスの上位８アドレス
ビットをラッチするために、Ｄ Ｍ Ａ １ｉｌｌ御器
によるＡ Ｄ Ｓ Ｔ ＢＯ信号のアサートと結合され
る、Ｄ Ｍ Ａ ＩＩ御器からのＤＭＡ肯定応答（ＤＡ
Ｋ２）によウて追従される。状態Ｓ ２ （．′：おｉ
）る間、Ｊ ＯＲＣ＊信号は、フロッピーディスク制＠
器５４がデータをバスに駆動してよいこた、及び状態遷
移Ｍ１を状態Ｓ４に進行させてもよいことを表わして、
アサー卜される。状態Ｓ２におけるＩ ＯＲＣ＊信号の
アサートは、Ｎ Ｉ Ｏ Ｒ． Ｄ ＊信号の基本的に
同時のアザートのために応答できる．ＭＲＤＣ＊信号は
、これがＤＭ Ａ 書込サイクルであるので、ネゲート
状態のｒＨＪレベルに保持される。状態Ｓ４において、
データの実転送がフロッピーディスク制御器５４から目
的のメモリに実行され、このデータの転送中に必要なだ
け多くの状！！Ｓ４が挿入される。状態Ｓ４におけるデ
ータの転送の間の幾つかの点で、ＤＲＥＱ２信号がネゲ
ートされる。データの転送が完了した時には、ＤＡＫ２
＊信号がネゲー１・ざれ、この結果、状態遷移Ｍｌを状
態Ｓ４から状態ＳＯに戻す。
第５図を参照するた、Ｉ ＯＲＣ＊信号がずっとネゲー
ト状態のＨであり、この結果Ｎ Ｉ ＯＲＤ＊信号を同
様にネゲートされるように＋，、状態遷移Ｍｌが状態Ｓ
４にある間、ＭＲＤＣ＊信号が適切な時間アサー卜され
る点を除いて、第４図のＤＭＡＩＦ込サイクルと類似す
るＤＭＡｔｉ出サイクルが示されている。
ト状態のＨであり、この結果Ｎ Ｉ ＯＲＤ＊信号を同
様にネゲートされるように＋，、状態遷移Ｍｌが状態Ｓ
４にある間、ＭＲＤＣ＊信号が適切な時間アサー卜され
る点を除いて、第４図のＤＭＡＩＦ込サイクルと類似す
るＤＭＡｔｉ出サイクルが示されている。
第６図を参照すると、ＤＭＡ確認サイクルは、ｒ ＯＲ
Ｃ＊信号及びＭＲＤＣ＊信号の両方がネゲート状態のＨ
である点を除いて、第４図及び第５図のＤＭＡ書込及び
続出サイクルと類似している。
Ｃ＊信号及びＭＲＤＣ＊信号の両方がネゲート状態のＨ
である点を除いて、第４図及び第５図のＤＭＡ書込及び
続出サイクルと類似している。
しかし、Ｎ Ｉ ＯＲＤ＊信号は、アサートされるＣＬ
ＫＮ Ｉ ＯＲＤ＊信号（図示略）によって、状態遷移
Ｍｌの状態Ｓ３において、適切な時間アサー卜され，る
。第７図を参照すると、多重アドレスストローブ（ＡＤ
ＳＴＢＯ）を持つＤＭＡ確認サイクルは、ＡＤＳＴＢＯ
信号が状！！ＪＳ６における第２の時間においてアサー
卜される点を除いて、第６図のＤＭＡ確認サイクルと類
似している。これは、状態遷移Ｍ１の進行に挿入される
外部Ｓ６状態となり、Ｎ Ｉ ＯＲＤ＊信号の次のアサ
ートをｌＤＣＬＫサイクル分遅らせる。
ＫＮ Ｉ ＯＲＤ＊信号（図示略）によって、状態遷移
Ｍｌの状態Ｓ３において、適切な時間アサー卜され，る
。第７図を参照すると、多重アドレスストローブ（ＡＤ
ＳＴＢＯ）を持つＤＭＡ確認サイクルは、ＡＤＳＴＢＯ
信号が状！！ＪＳ６における第２の時間においてアサー
卜される点を除いて、第６図のＤＭＡ確認サイクルと類
似している。これは、状態遷移Ｍ１の進行に挿入される
外部Ｓ６状態となり、Ｎ Ｉ ＯＲＤ＊信号の次のアサ
ートをｌＤＣＬＫサイクル分遅らせる。
本発唄による第２デザインは、第１のものと類似してい
るか、拡張型産業標準アーキテクチャ（Ｅ Ｉ ＳＡ）
と共に使用することが意図されている。
るか、拡張型産業標準アーキテクチャ（Ｅ Ｉ ＳＡ）
と共に使用することが意図されている。
第８図及び第９図を参照して、符号Ｃ２は本発明が組み
込まれたＥＩＳＡコンピュータシステムを示している。
込まれたＥＩＳＡコンピュータシステムを示している。
このシステムＣ２は、４列のバスを経由して相互接続さ
れる数々のブロック要素からなっている。明確化のため
、このシステムＣは、第８図と第９図に分割して示され
、これら第８図及び第９図間の相互接続部が１から８ま
での数字に丸を付けて示されている。システムＣは、３
つのバスを経由して相互接続された数々のブロック要素
からなっている。後にも詳述しない第８図及び第９図に
記載されたシステムの部分の詳細の多くは、コンピュー
タシステムの全体的な構成の例を説明すること程、本発
明にとっては重要でない。
れる数々のブロック要素からなっている。明確化のため
、このシステムＣは、第８図と第９図に分割して示され
、これら第８図及び第９図間の相互接続部が１から８ま
での数字に丸を付けて示されている。システムＣは、３
つのバスを経由して相互接続された数々のブロック要素
からなっている。後にも詳述しない第８図及び第９図に
記載されたシステムの部分の詳細の多くは、コンピュー
タシステムの全体的な構成の例を説明すること程、本発
明にとっては重要でない。
第８図には、コンピュータシステムＣ２が示される。中
央処理ユニットＣＰＵは、ローカルプロセッサバス２２
６に接続されたプロセッサ２２０と、数値演算コプロセ
ッサ２２２と、キャッシュ（メモリ）制御器２２４と、
これらと関連した論理回路とを備えてＬ１る。このキャ
ッシュ制御器２２４には、高速キャッシュ（データラン
ダムアクセス）メモリ２２８と、キャッシュでないメモ
リのアドレスマッププログラム回路２３０と、キャッシ
ュでないアドレスメモリ２３２と、アドレス交換ラッチ
回路２３４と、データ交換トランシーバ２３６とが関連
している。勿論、ＣＰＵには、ローカルバスレディ回路
２３８と、次のアドレス（ＮＡ）イネーブル回路２４０
と、バス要求回路２４２とが関連している。
央処理ユニットＣＰＵは、ローカルプロセッサバス２２
６に接続されたプロセッサ２２０と、数値演算コプロセ
ッサ２２２と、キャッシュ（メモリ）制御器２２４と、
これらと関連した論理回路とを備えてＬ１る。このキャ
ッシュ制御器２２４には、高速キャッシュ（データラン
ダムアクセス）メモリ２２８と、キャッシュでないメモ
リのアドレスマッププログラム回路２３０と、キャッシ
ュでないアドレスメモリ２３２と、アドレス交換ラッチ
回路２３４と、データ交換トランシーバ２３６とが関連
している。勿論、ＣＰＵには、ローカルバスレディ回路
２３８と、次のアドレス（ＮＡ）イネーブル回路２４０
と、バス要求回路２４２とが関連している。
図面においては、システムＣ２は、プロセッサバス２２
６、ホストバス２４４、拡張型産業標準アーキテクチャ
バス２４６（第９図参照）及びＸバス２９０を持つよう
に構成されている。ＥＩＳＡ仕様書のバージタン３．１
は、ＥＩＳＡシステムの要求を説明している。第９図に
示すシステムＣ２の部分は、ホストバス２４４と、ＥＩ
ＳＡバス２４６との間をインタフェースするために、必
須ＥＩＳＡバス２４６と、ＥＩＳＡバス制御器２４８と
ーデータトランシーバ２５０，’−アドレスラッチ２５
２とを備えた基本的なＥＩＳＡシステムである。勿論、
第９図には、ＢＩＳＡ基準のコンピュータシステムに使
用される数々の要素（これらの中にＤＭＡ制御器２５６
が含まれる。）を組み込んだ総合システム周辺回路２５
４が記載されている。
６、ホストバス２４４、拡張型産業標準アーキテクチャ
バス２４６（第９図参照）及びＸバス２９０を持つよう
に構成されている。ＥＩＳＡ仕様書のバージタン３．１
は、ＥＩＳＡシステムの要求を説明している。第９図に
示すシステムＣ２の部分は、ホストバス２４４と、ＥＩ
ＳＡバス２４６との間をインタフェースするために、必
須ＥＩＳＡバス２４６と、ＥＩＳＡバス制御器２４８と
ーデータトランシーバ２５０，’−アドレスラッチ２５
２とを備えた基本的なＥＩＳＡシステムである。勿論、
第９図には、ＢＩＳＡ基準のコンピュータシステムに使
用される数々の要素（これらの中にＤＭＡ制御器２５６
が含まれる。）を組み込んだ総合システム周辺回路２５
４が記載されている。
主メモリ配列２５８は、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）であるのが好ましい。
メモリ（ＤＲＡＭ）であるのが好ましい。
このメモリ２５８は、データバッフ７回路２６０，メモ
リ制御器２６２及びメモリマップ回路２６８を経由して
ホストバス２４４とインタフェースする。このバッファ
回路２６０は、データの送受信及びパリティ発生及び検
査の機能を達成する。
リ制御器２６２及びメモリマップ回路２６８を経由して
ホストバス２４４とインタフェースする。このバッファ
回路２６０は、データの送受信及びパリティ発生及び検
査の機能を達成する。
ＥＩＳＡバス２４６は、ＩＳＡ及びＥＩＳＡ制御バス２
７６及び２７８と、ＩＳＡ及びＥＩＳＡデータパス２８
０及び２８２及びシステムアドレスバス２８４と、ラッ
チされるアドレスバス２８６と、ラッチされるＥＩＳＡ
アドレスバス２８８とを含んでいる。システム周辺回路
は、ＥＩＳＡでいるＸバス７９（ｌ経由１，てインタブ
ｆ、一ス亦れる。Ｘバス２９０用の制御及びデーク／ア
ドレス転送がＸバス制御回路２９２、データ１・ランシ
−／（２９４及びアド１ノスラッチ２９６によって容易
になる。
７６及び２７８と、ＩＳＡ及びＥＩＳＡデータパス２８
０及び２８２及びシステムアドレスバス２８４と、ラッ
チされるアドレスバス２８６と、ラッチされるＥＩＳＡ
アドレスバス２８８とを含んでいる。システム周辺回路
は、ＥＩＳＡでいるＸバス７９（ｌ経由１，てインタブ
ｆ、一ス亦れる。Ｘバス２９０用の制御及びデーク／ア
ドレス転送がＸバス制御回路２９２、データ１・ランシ
−／（２９４及びアド１ノスラッチ２９６によって容易
になる。
、二のＸバス２９０には、コネクタ３００及び３０２を
各々経由して好適なキーボード及びマウスをＸバス２９
０とインタフェースさせるキーボード／マウス制御器２
９８のような種々の周辺装置が取り付けられる。また、
Ｘバス２９０には、システムＣ２用及びシステ人ビデオ
操作用の基本操作ソフトウエアを含む読出専用メモリ３
０６が付加される。このシステムＣ２には、Ｘバス２９
０を経出して直列通信ボー１− ３ ０ ８が接続され
る。
各々経由して好適なキーボード及びマウスをＸバス２９
０とインタフェースさせるキーボード／マウス制御器２
９８のような種々の周辺装置が取り付けられる。また、
Ｘバス２９０には、システムＣ２用及びシステ人ビデオ
操作用の基本操作ソフトウエアを含む読出専用メモリ３
０６が付加される。このシステムＣ２には、Ｘバス２９
０を経出して直列通信ボー１− ３ ０ ８が接続され
る。
ブロック回路３１０には、フロッピー及び固定ディスク
ザボート、並列ボー１・、第２直列ボ・一ト及びビデオ
ザボート回路が働えられている。ブロック回路３ １
６ １Ｊ：、Ｘバス２９０に接続される。そして、この
ブロック回路３１６は、第１０図のフロッピーディスク
制御器３ス８と、第ｌＯ図のブログラマブル［１ジブク
アレ−（ＰＡＮ，）Ｗｉ！２００とを含む種々のフロッ
ピーディスクロジックを含んでいる。この装置２００は
、本発明Ｚ，′：よるフロッピーディスク制＠６３１８
のための信号を発生ずる。この実施例において、好まし
いフロッピーディスク制御器３１８はインテル社の８２
０７７である。
ザボート、並列ボー１・、第２直列ボ・一ト及びビデオ
ザボート回路が働えられている。ブロック回路３ １
６ １Ｊ：、Ｘバス２９０に接続される。そして、この
ブロック回路３１６は、第１０図のフロッピーディスク
制御器３ス８と、第ｌＯ図のブログラマブル［１ジブク
アレ−（ＰＡＮ，）Ｗｉ！２００とを含む種々のフロッ
ピーディスクロジックを含んでいる。この装置２００は
、本発明Ｚ，′：よるフロッピーディスク制＠６３１８
のための信号を発生ずる。この実施例において、好まし
いフロッピーディスク制御器３１８はインテル社の８２
０７７である。
第ｌＯ図を参照すると、本発明による第２デザインは、
内部で発生する状態遷移Ｍ２（第ｌ１図）と同様に、コ
ンビコータシステムＣ２からの信号入力を用いて、フロ
ッピーディスク制御器３ｌ８のＲｐ＊入力に供給される
ＦＩ ＯＲＣ＊と呼ばれる新バ・−ジβンのＩ ＯＲＣ
＊信号を発生するプログラマブルロジックアレー（Ｉ’
ＡＬ）装置２００を備えている。ＤＭＡ制御器２５Ｇか
らＰ Ａ Ｌ２００への入力として使用されるバス信号
は、ＩＯＲＣ＊信号と、ＡＥＮＯ信号とを含んでいる。
内部で発生する状態遷移Ｍ２（第ｌ１図）と同様に、コ
ンビコータシステムＣ２からの信号入力を用いて、フロ
ッピーディスク制御器３ｌ８のＲｐ＊入力に供給される
ＦＩ ＯＲＣ＊と呼ばれる新バ・−ジβンのＩ ＯＲＣ
＊信号を発生するプログラマブルロジックアレー（Ｉ’
ＡＬ）装置２００を備えている。ＤＭＡ制御器２５Ｇか
らＰ Ａ Ｌ２００への入力として使用されるバス信号
は、ＩＯＲＣ＊信号と、ＡＥＮＯ信号とを含んでいる。
このＡＥＮＯ信号は、ＥＩ Ｓ Ａ仕様書に従って、シ
ステムボードへの有効Ｉ／Ｏ操作の間に、「ＨＪである
。ＰＡＬ ２ ０ ０への他のバスは号入力は、Ｐ Ａ
ｉ， ２ ０ ０内ｌ乏ｒｌ［されるプリプブフａツ
ブに供給されて、状態遷移Ｍ２，’；，Ｔ−Ｃ即ち計数
終了信号を進行させるために使用さ九るＢＣＬＫ信月を
含む６ＳＴ＜２＞及びＳＴ ＜３＞信号は、第９図の総
合システム周辺回路（ＩＳＰ）２５４からの出力であり
、アザートＳれた時に、ＤＭＡ制御器２５Ｂが現行のバ
スマスタであるこｋを指示する。
ステムボードへの有効Ｉ／Ｏ操作の間に、「ＨＪである
。ＰＡＬ ２ ０ ０への他のバスは号入力は、Ｐ Ａ
ｉ， ２ ０ ０内ｌ乏ｒｌ［されるプリプブフａツ
ブに供給されて、状態遷移Ｍ２，’；，Ｔ−Ｃ即ち計数
終了信号を進行させるために使用さ九るＢＣＬＫ信月を
含む６ＳＴ＜２＞及びＳＴ ＜３＞信号は、第９図の総
合システム周辺回路（ＩＳＰ）２５４からの出力であり
、アザートＳれた時に、ＤＭＡ制御器２５Ｂが現行のバ
スマスタであるこｋを指示する。
このＰＡＬ ２ Ｑ Ｏは、これら入力信号を使用して
、内部３ビッ１の状態遷移Ｍ２を発生する。この状態遷
移Ｍ２の種々の状態は、ＰＡＬ ２ ０ ０からの出力
として表されているビットＤＱＯ、ＤＱｌ及びＤＱ２の
谷々によって表される。この状態遷移Ｍ２は、ＡＥＮ信
号と同様にＴ−Ｃ信号を用いて、ＰＡＬ２００の出力と
ｌ７て提供されるＤＴ一〇と呼ばれる新しいＤＭＡ！＋
数終了信号を発生する。勿論、この状態遷移Ｍ２は、Ｐ
ＡＬ ２ ０ ０の出力であり、ＤＭＡ確認転送中に、
適切な時間アサートされるＤＰ Ｉ ＯＲ＊と呼ばれる
信号の好びＩＯＲ．Ｃ＊は、Ｐ Ａ Ｌ ２ ０ ０内
で組み合されて、Ｐ Ａ Ｌ ２ ０ ０からの出力で
あるＦＩＯＲ．Ｃ＊信号を発生し、このＦ Ｉ ＯＲＣ
＊信号は、ＦＩＦＯからのデータの出力を制御するフロ
ッピーディスク制御器３１８のＲＤ＊入力に接続される
。 第ｌｌ図を参照すると、状態遷移Ｍ２は、上位に段
階的に計数する８つの状態（状態０から状態７まで）を
含んでいる。状態遷移Ｍ２は、勿論、状態７に到連Ｉ２
た時に、状態０に戻って計数を続行ず巻点で循環的であ
る。状態遷移Ｍ２は、アザートされたＡＥＮＯ＊信号で
示ざれるようにＩ／Ｏサイクルが開始されるまで状態０
の初期状態に留どまりでいる。このＡＥＮＯ＊信号がア
ザートされた時には、Ｉ／Ｏザイクルが始まり、状態遷
ｆ’Ｊ−Ｍ２は状態０から状態１に進行する。その後、
状態遷移Ｍ２を状態貞から前方に進行させるためには、
ＡＥＮＯ＊、ＳＴ２及びＳＴ３信号がアサー卜されなけ
ればならない。状態ビプトＳ Ｔ ２及びＳＴ３がアザ
ートされＡＥＮＯ＊信号がアザートされれ故、ＤＭＡサ
イクルが進行している間、状態遷移Ｍ２は、状！１０に
戻ってその後繰り返す前に、状態Ｏから状態７に順次進
行する。状態遷移Ｍ２は、ＡＥＮＯ＊、ＳＴ２及びＳＴ
３信号がアサートされている間、これらの状態を進行し
、ＡＥＮＯ＊信号のネゲートは、状態遷移Ｍ２を状態Ｏ
以外の状態から状態Ｏに戻させる。状態２、４或は６に
おけるＳＴ２或はＳＴ３信号のネゲートは、状態遷移Ｍ
２を状態ｌに戻させる。
、内部３ビッ１の状態遷移Ｍ２を発生する。この状態遷
移Ｍ２の種々の状態は、ＰＡＬ ２ ０ ０からの出力
として表されているビットＤＱＯ、ＤＱｌ及びＤＱ２の
谷々によって表される。この状態遷移Ｍ２は、ＡＥＮ信
号と同様にＴ−Ｃ信号を用いて、ＰＡＬ２００の出力と
ｌ７て提供されるＤＴ一〇と呼ばれる新しいＤＭＡ！＋
数終了信号を発生する。勿論、この状態遷移Ｍ２は、Ｐ
ＡＬ ２ ０ ０の出力であり、ＤＭＡ確認転送中に、
適切な時間アサートされるＤＰ Ｉ ＯＲ＊と呼ばれる
信号の好びＩＯＲ．Ｃ＊は、Ｐ Ａ Ｌ ２ ０ ０内
で組み合されて、Ｐ Ａ Ｌ ２ ０ ０からの出力で
あるＦＩＯＲ．Ｃ＊信号を発生し、このＦ Ｉ ＯＲＣ
＊信号は、ＦＩＦＯからのデータの出力を制御するフロ
ッピーディスク制御器３１８のＲＤ＊入力に接続される
。 第ｌｌ図を参照すると、状態遷移Ｍ２は、上位に段
階的に計数する８つの状態（状態０から状態７まで）を
含んでいる。状態遷移Ｍ２は、勿論、状態７に到連Ｉ２
た時に、状態０に戻って計数を続行ず巻点で循環的であ
る。状態遷移Ｍ２は、アザートされたＡＥＮＯ＊信号で
示ざれるようにＩ／Ｏサイクルが開始されるまで状態０
の初期状態に留どまりでいる。このＡＥＮＯ＊信号がア
ザートされた時には、Ｉ／Ｏザイクルが始まり、状態遷
ｆ’Ｊ−Ｍ２は状態０から状態１に進行する。その後、
状態遷移Ｍ２を状態貞から前方に進行させるためには、
ＡＥＮＯ＊、ＳＴ２及びＳＴ３信号がアサー卜されなけ
ればならない。状態ビプトＳ Ｔ ２及びＳＴ３がアザ
ートされＡＥＮＯ＊信号がアザートされれ故、ＤＭＡサ
イクルが進行している間、状態遷移Ｍ２は、状！１０に
戻ってその後繰り返す前に、状態Ｏから状態７に順次進
行する。状態遷移Ｍ２は、ＡＥＮＯ＊、ＳＴ２及びＳＴ
３信号がアサートされている間、これらの状態を進行し
、ＡＥＮＯ＊信号のネゲートは、状態遷移Ｍ２を状態Ｏ
以外の状態から状態Ｏに戻させる。状態２、４或は６に
おけるＳＴ２或はＳＴ３信号のネゲートは、状態遷移Ｍ
２を状態ｌに戻させる。
ＰＡＬ ２ ０ ０は、新Ｔ−Ｃ信号即ちＤＴ−Ｃと呼
ばれる計数終了信号の発生を目的とするために、状態遷
．移Ｍ２を用いている。このＤＴ−Ｃ信号は、ＢＣＬＫ
＊信号によってクロツクされるＰＡＬ２００内のフリッ
プフロップによって形成される。
ばれる計数終了信号の発生を目的とするために、状態遷
．移Ｍ２を用いている。このＤＴ−Ｃ信号は、ＢＣＬＫ
＊信号によってクロツクされるＰＡＬ２００内のフリッ
プフロップによって形成される。
状態式は次の通りである。
ＤＴ−Ｃ ： ＝ （ＡＥＮＯＸＴ−ＣＸ状態７）＋（
ＡＥＮＯＸＤＴ−ＣＸ（状ｌ！！０＋状態！十状！！Ｉ
２＋状態３＋状態４＋状！！！５ ））このＰＡＬ発生
のＤＴ−Ｃ信号は、ＤＭＡチャンネルのワード計数がＴ
−Ｃ信号の存在で示す２うに終端の計数値に到達した時
に、ＤＭＡサイクル中に状態遷移Ｍ２が状！！ｉ７に到
達した時に、アサー卜される。このＤＴ−Ｃ信号は、Ｄ
ＭＡ転送が完了した時のＡＥＮＯ＊信号がネゲートされ
るまで、或は状態遷移Ｍ２が１回目の状態６に到達する
まで、アサート状態に留どまる。
ＡＥＮＯＸＤＴ−ＣＸ（状ｌ！！０＋状態！十状！！Ｉ
２＋状態３＋状態４＋状！！！５ ））このＰＡＬ発生
のＤＴ−Ｃ信号は、ＤＭＡチャンネルのワード計数がＴ
−Ｃ信号の存在で示す２うに終端の計数値に到達した時
に、ＤＭＡサイクル中に状態遷移Ｍ２が状！！ｉ７に到
達した時に、アサー卜される。このＤＴ−Ｃ信号は、Ｄ
ＭＡ転送が完了した時のＡＥＮＯ＊信号がネゲートされ
るまで、或は状態遷移Ｍ２が１回目の状態６に到達する
まで、アサート状態に留どまる。
ＰＡＬ ２ ０ ０は、ＤＰ Ｉ ＯＲ＊と呼ばれる信
号を発生するために、ＤＴ−Ｃ信号及び種々の他のバス
信号と同様に内部発生した状態遷移Ｍ２状態を用いてい
る。このＤＰ Ｉ ＯＲ＊信号は、ＢＣＬＫ＊信号によ
ってクロックされるＰＡＬ ２ ０ ０内のフリ４ツプ
フロップによって形成される。状態式は次の通りである
。
号を発生するために、ＤＴ−Ｃ信号及び種々の他のバス
信号と同様に内部発生した状態遷移Ｍ２状態を用いてい
る。このＤＰ Ｉ ＯＲ＊信号は、ＢＣＬＫ＊信号によ
ってクロックされるＰＡＬ ２ ０ ０内のフリ４ツプ
フロップによって形成される。状態式は次の通りである
。
ＤＰ Ｉ ＯＲ ： ＝ （ＡＥＮＯＸ状態３ＸＳＴ２
ＸＳＴ３ＸＤＴ−Ｃ＊）＋（ＡＥＮＯ ｘＤＦ Ｉ ＯＲｘ（状態４＋状態５＋状態０＋状態１
）〕 このＤＰ Ｉ ＯＲ＊信号は、ＤＭＡ制御器２５６と、
フロッピーディスク制御器３１８との間の確認サイクル
の″間の適切な時間にアサー卜される。上記状態式の第
１ミンタームに示すように、ＤＰＩＯＲ＊信号は、状態
遷移Ｍ２が状態３である時に、ＤＴ−Ｃ信号がアサー卜
される場合を除いて、ＢＣＬＫ信号の立下がりで全ＤＭ
Ａサイクル中にアサー卜される。ＤＰ Ｉ ＯＲ＊信号
は、ＤＭＡサイクルが完了してＡＥＮ＊信号のネゲート
が表わされるまで、或は状態遷移Ｍ２が１回目の状ｔｓ
６に到達するまで、アサート状態に留とまる。それ故、
ＤＰＩＯＲ＊信号は、ＡＥＮＯ＊信号がこの時間中にア
サー卜される場合を除いて、状態遷移Ｍ２の状態４、５
及び６中にアサートされる。
ＸＳＴ３ＸＤＴ−Ｃ＊）＋（ＡＥＮＯ ｘＤＦ Ｉ ＯＲｘ（状態４＋状態５＋状態０＋状態１
）〕 このＤＰ Ｉ ＯＲ＊信号は、ＤＭＡ制御器２５６と、
フロッピーディスク制御器３１８との間の確認サイクル
の″間の適切な時間にアサー卜される。上記状態式の第
１ミンタームに示すように、ＤＰＩＯＲ＊信号は、状態
遷移Ｍ２が状態３である時に、ＤＴ−Ｃ信号がアサー卜
される場合を除いて、ＢＣＬＫ信号の立下がりで全ＤＭ
Ａサイクル中にアサー卜される。ＤＰ Ｉ ＯＲ＊信号
は、ＤＭＡサイクルが完了してＡＥＮ＊信号のネゲート
が表わされるまで、或は状態遷移Ｍ２が１回目の状ｔｓ
６に到達するまで、アサート状態に留とまる。それ故、
ＤＰＩＯＲ＊信号は、ＡＥＮＯ＊信号がこの時間中にア
サー卜される場合を除いて、状態遷移Ｍ２の状態４、５
及び６中にアサートされる。
この，ＤＰＩＯＲ＊信号は、Ｉ ＯＲＣ＊信号と組み合
されて、Ｆ Ｉ ＯＲＣ＊信号を発生する。この信号の
状態式は次の通りである。
されて、Ｆ Ｉ ＯＲＣ＊信号を発生する。この信号の
状態式は次の通りである。
Ｆ Ｉ ＯＲＣ＝ Ｉ ＯＲＣ＋ＤＰ Ｉ ＯＲＩ Ｏ
ＲＣ＊信号は、このＩ ＯＲＣ＊信号がアサー卜されて
いる時はいつでもＦ Ｉ ＯＲＣ＊信号がアサートされ
ることを保証するために、ＦＩＯＲＣ＊信号の発生中に
発生する。これは、ＤＭＡ続出ＴＬ ｗ・ ｒｓ
ａｌｌ Ａ ◆ ゜！▲二 ｒ＾ 一Ｍ ＋・
っ ＋・１ ・ ＋．／ ＋ゴ Ｊ マ
ｈ ａ１ 伽器３１８に供給されるＩ ＯＲＣ＊信
号の好ましい発生を維持する。
ＲＣ＊信号は、このＩ ＯＲＣ＊信号がアサー卜されて
いる時はいつでもＦ Ｉ ＯＲＣ＊信号がアサートされ
ることを保証するために、ＦＩＯＲＣ＊信号の発生中に
発生する。これは、ＤＭＡ続出ＴＬ ｗ・ ｒｓ
ａｌｌ Ａ ◆ ゜！▲二 ｒ＾ 一Ｍ ＋・
っ ＋・１ ・ ＋．／ ＋ゴ Ｊ マ
ｈ ａ１ 伽器３１８に供給されるＩ ＯＲＣ＊信
号の好ましい発生を維持する。
第１２図、第１３図及び第１４図を参照すると、ＩＳＡ
互換即ち通常のサイクル制御シーケンスを使用したデマ
ンドモード確認サイクルと、タイプＢサイクル制御を使
用したデマンドモード確認サイクルと、自動初期化を有
するデマンドモード確認サイクルとが各々示されている
。各サイクルは、状態遷移Ｍ２が状態０から状ｎ１に進
行するＡＥＮＯ＊信号のアサートで開始される。状態１
の始まりにおいて、状態ラインＳＴ＜２．３＞のアサー
トは．、状態遷移Ｍ２を図示のようにそれらの状態を通
して定順位で計数し続けることができる。
互換即ち通常のサイクル制御シーケンスを使用したデマ
ンドモード確認サイクルと、タイプＢサイクル制御を使
用したデマンドモード確認サイクルと、自動初期化を有
するデマンドモード確認サイクルとが各々示されている
。各サイクルは、状態遷移Ｍ２が状態０から状ｎ１に進
行するＡＥＮＯ＊信号のアサートで開始される。状態１
の始まりにおいて、状態ラインＳＴ＜２．３＞のアサー
トは．、状態遷移Ｍ２を図示のようにそれらの状態を通
して定順位で計数し続けることができる。
これらデマン．ドモード確認サイクルにおいて、ＡＥＮ
Ｏ＊、Ｓ２及びＳＴ３信号は、ＤＭＡ計数終了（ＤＴ−
Ｃ）信号がアサートされた後の幾つかの状態までアサー
卜される。Ｆ Ｉ ＯＲＣ＊信号は、状態遷移Ｍ２が状
！！！４、５及び６にある時に、８回のＢＣＬＫサイク
ル毎に！回アサートされ、こ１− 自− ｕ
− ＆ ｔｓｎ Ｊ− ｆｌ
− ＋． １１１（ Ｌ” ｒｈ
ＩＩ Ａ ｍ Ｊ ｔ’ｂの反復確認転送が通
常Ｓ回のＢＣＬＫサイクルを必要とするからである。自
動初期化即ち第１４図のタイミング図をチエイニングす
るバッファを有するデマンドモード確認ザイクルにおい
ては、ＡＥＮＯ＊信号は、Ｔ−Ｃ信号及びＤＴ−Ｃ信号
の両方の場合と同様に、追加の状態の間にアサー卜され
る。
Ｏ＊、Ｓ２及びＳＴ３信号は、ＤＭＡ計数終了（ＤＴ−
Ｃ）信号がアサートされた後の幾つかの状態までアサー
卜される。Ｆ Ｉ ＯＲＣ＊信号は、状態遷移Ｍ２が状
！！！４、５及び６にある時に、８回のＢＣＬＫサイク
ル毎に！回アサートされ、こ１− 自− ｕ
− ＆ ｔｓｎ Ｊ− ｆｌ
− ＋． １１１（ Ｌ” ｒｈ
ＩＩ Ａ ｍ Ｊ ｔ’ｂの反復確認転送が通
常Ｓ回のＢＣＬＫサイクルを必要とするからである。自
動初期化即ち第１４図のタイミング図をチエイニングす
るバッファを有するデマンドモード確認ザイクルにおい
ては、ＡＥＮＯ＊信号は、Ｔ−Ｃ信号及びＤＴ−Ｃ信号
の両方の場合と同様に、追加の状態の間にアサー卜され
る。
第１５図を参照１，て、タイブＢサイクル制御を用いた
単一モード確認サイクルが示きれている。
単一モード確認サイクルが示きれている。
この単一モードは、各サイクルタイプが単一サイクル転
送と１，て実施されることを指示する。それ故、Ｆ．Ｉ
ＯＲＣ＊信号が状！ｌ？４、５及び６でアサートされる
第１転送ザイクルの後、ＡＥＮＯ＊信号は、第１転送ザ
イクルに続く状態２の開始時にネゲートされるから、状
態遷移Ｍ２は、状態２から状態Ｏに効果的に近道ずる６
ＡＥＮＯ＊信号がアザートされる時には、状態遷移Ｍ２
は、状態０からの計数を再開して、このサイクルが繰り
返される。
送と１，て実施されることを指示する。それ故、Ｆ．Ｉ
ＯＲＣ＊信号が状！ｌ？４、５及び６でアサートされる
第１転送ザイクルの後、ＡＥＮＯ＊信号は、第１転送ザ
イクルに続く状態２の開始時にネゲートされるから、状
態遷移Ｍ２は、状態２から状態Ｏに効果的に近道ずる６
ＡＥＮＯ＊信号がアザートされる時には、状態遷移Ｍ２
は、状態０からの計数を再開して、このサイクルが繰り
返される。
それ故、ＤＭＡ確認転送中の続出ＦＩＦＯストローブパ
ルスを発生ずるための２つの方法が開示されている。こ
れは、８２０７７のＦＩＦＯ内で発生するであろうオー
バラン・エラー（進み適ぎの間違い）を防止１，て、フ
ロッピーディスク転送速度を決定するために確認モード
操作を使用した古い或は非互換性のシステムソフトウエ
アでも、ＦＩＦＯモ・−ドを好ましく操作できる。
ルスを発生ずるための２つの方法が開示されている。こ
れは、８２０７７のＦＩＦＯ内で発生するであろうオー
バラン・エラー（進み適ぎの間違い）を防止１，て、フ
ロッピーディスク転送速度を決定するために確認モード
操作を使用した古い或は非互換性のシステムソフトウエ
アでも、ＦＩＦＯモ・−ドを好ましく操作できる。
本発明についての上述の開示及び記載は、その図示及び
説明のためであるゆそ１，て、図示の回路、構造及び操
作方法の詳細における同様に、サイズ、形状、材料、構
成要素、回路要素、接続関係及び接点Ｉ．＝おける種々
の変更を、本発明の範囲を逸脱しない限り、行うことが
できる。
説明のためであるゆそ１，て、図示の回路、構造及び操
作方法の詳細における同様に、サイズ、形状、材料、構
成要素、回路要素、接続関係及び接点Ｉ．＝おける種々
の変更を、本発明の範囲を逸脱しない限り、行うことが
できる。
本発明の上述の実施例を要約すれば、次の連りである。
上述の実施例は、フロッピーディスク制御器と、ＤＭＡ
制御器との間の確認サイクル（ベリファイサイクル）の
間の適切な時間ｌ，ニアザートされると共に、フロッピ
ーディスク制御器の続出ストローブ入力に供給されるｌ
ＯＲＣ＊バス信号のパージタンを発生する装置の２つ
の興なる例（デザイン）を含んでいる。これらのデザイ
ンは、上記信号の発生を必要とｊ７ないソフトウェアと
共に使用する時に、８２０７？型のフロッピーディスク
制御器をＦＩＦＯモードで好ましく操作することができ
る。これらのデザインは、確認転送の間の適切な時間に
アザー卜される信号を発生するために、ＰＡＬと、ある
バス信号入力とを使用することを含んでいる。この償号
は、正規のＩ ＯＲＣ＊信号と組み合せられて、フロッ
ピーディスク制御器の読出スｌ・ローブ入力に供給され
る信号を発生する．
制御器との間の確認サイクル（ベリファイサイクル）の
間の適切な時間ｌ，ニアザートされると共に、フロッピ
ーディスク制御器の続出ストローブ入力に供給されるｌ
ＯＲＣ＊バス信号のパージタンを発生する装置の２つ
の興なる例（デザイン）を含んでいる。これらのデザイ
ンは、上記信号の発生を必要とｊ７ないソフトウェアと
共に使用する時に、８２０７？型のフロッピーディスク
制御器をＦＩＦＯモードで好ましく操作することができ
る。これらのデザインは、確認転送の間の適切な時間に
アザー卜される信号を発生するために、ＰＡＬと、ある
バス信号入力とを使用することを含んでいる。この償号
は、正規のＩ ＯＲＣ＊信号と組み合せられて、フロッ
ピーディスク制御器の読出スｌ・ローブ入力に供給され
る信号を発生する．
第ｌ図は本発明による第１デザインを組み込んだＩＳＡ
基準のコンピュータシステムのブロック図、第２図は本
発明による第１図のＤ Ｍ Ａ ＄１１御器及びフロッ
ピーディスク制＠器上インタフェースする第１図のＤＭ
Ａ−フロッピー・インタフェース論理回路の詳細ブロッ
ク図、第３図は第２図の概略図、第４図、第５図、第６
図及び第７図は本発明による第１デザインと協働する租
々のＤＭＡ転送器のタイミング図、第Ｓ図及び第９図は
本発明による第２デザインを組み込んだＥＩＳＡ基準の
コンビ一一タシステムの概略ブ口ツク図、ＩＩＯ図は本
発明による第９図のＤ Ｍ Ａ ＄１１御器及びフσツ
ビーディスク制御器の間をインタフェースする第９図の
フロッピーデイ又ク論理回路の詳細ブロック図、第１１
図は第１０図のフロッピーディスク論理回路に使用きれ
る状態遷移の概略図、第１２図、第１３図、第１４図及
び第１５図は本発明による第２デザインを組み込んだ種
々のＤＭＡ転送器のタイミング図である． なお、図面に用いた符号において、 ＣＩ・・・ＩＳＡ基準のコンピュータシステム Ｃ２・・・ＥＩＳＡ基準のコンピュータシステム ＳＣ・・・システム制御ハス Ｉ０ である。 ４・・・フロッピーディスク制御器 ０・・・ＤＭＡ制御器 ８・・・ＤＭＡ・フロッピー・インタフェース回路 Ｏ・・・ＰＡＬ Ｏ・・・ＰＡＬ Ｏ・・・マイクロプロセッサ ６・・・ＤＭＡ制御器 ０・・・Ｘバス（Ｘ・Ｂｕｓ） ８・・・フロッピーディスク制御器
基準のコンピュータシステムのブロック図、第２図は本
発明による第１図のＤ Ｍ Ａ ＄１１御器及びフロッ
ピーディスク制＠器上インタフェースする第１図のＤＭ
Ａ−フロッピー・インタフェース論理回路の詳細ブロッ
ク図、第３図は第２図の概略図、第４図、第５図、第６
図及び第７図は本発明による第１デザインと協働する租
々のＤＭＡ転送器のタイミング図、第Ｓ図及び第９図は
本発明による第２デザインを組み込んだＥＩＳＡ基準の
コンビ一一タシステムの概略ブ口ツク図、ＩＩＯ図は本
発明による第９図のＤ Ｍ Ａ ＄１１御器及びフσツ
ビーディスク制御器の間をインタフェースする第９図の
フロッピーデイ又ク論理回路の詳細ブロック図、第１１
図は第１０図のフロッピーディスク論理回路に使用きれ
る状態遷移の概略図、第１２図、第１３図、第１４図及
び第１５図は本発明による第２デザインを組み込んだ種
々のＤＭＡ転送器のタイミング図である． なお、図面に用いた符号において、 ＣＩ・・・ＩＳＡ基準のコンピュータシステム Ｃ２・・・ＥＩＳＡ基準のコンピュータシステム ＳＣ・・・システム制御ハス Ｉ０ である。 ４・・・フロッピーディスク制御器 ０・・・ＤＭＡ制御器 ８・・・ＤＭＡ・フロッピー・インタフェース回路 Ｏ・・・ＰＡＬ Ｏ・・・ＰＡＬ Ｏ・・・マイクロプロセッサ ６・・・ＤＭＡ制御器 ０・・・Ｘバス（Ｘ・Ｂｕｓ） ８・・・フロッピーディスク制御器
Claims (1)
- 【特許請求の範囲】 １、第１タイプの動作の間にデータ転送に関する第１制
御信号を発生し、第２タイプの動作の間には前記第１制
御信号を発生しないＤＭＡ制御器と、 データ転送信号の受信に応答してデータを転送するデー
タ転送装置と、 前記ＤＭＡ制御器が前記第２タイプの動作を行っている
時に、前記第１制御信号の複製信号を発生し、この複製
信号を前記第１制御信号と組み合せて組み合せ信号を発
生する手段とを備え、 前記組み合せ信号が前記データ転送信号として前記デー
タ転送装置に接続されることを特徴とするデータ転送シ
ステム。 ２、前記データ転送装置は、フロッピーディスク制御器
である請求項１のデータ転送システム。 ３、前記フロッピーディスク制御器は、ＦＩＦＯデータ
バッファを含み、 前記データ転送信号が前記バッファからのデータの転送
を制御する請求項２のデータ転送システム。 ４、前記ＤＭＡ制御器は、第３タイプの動作の間に第２
制御信号を発生して前記第１制御信号を発生せず、 前記複製発生手段は、前記ＤＭＡ制御器が前記第３タイ
プの動作を行っているときに前記複製信号を発生しない
請求項１のデータ転送システム。 ５、前記データ転送装置は、フロッピーディスク制御器
である請求項４のデータ転送システム。 ６、前記フロッピーディスク制御器は、ＦＩＦＯデータ
バッファを含み、 前記データ転送信号が前記バッファからのデータの転送
を制御する請求項５のデータ転送システム。 ７、前記フロッピーディスク制御器は、ＦＩＦＯデータ
バッファを含み、 前記データ転送信号が前記バッファからのデータの転送
を制御する請求項１のデータ転送システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43166789A | 1989-11-03 | 1989-11-03 | |
| US431,667 | 1989-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171355A true JPH03171355A (ja) | 1991-07-24 |
| JP3431025B2 JP3431025B2 (ja) | 2003-07-28 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29968190A Expired - Fee Related JP3431025B2 (ja) | 1989-11-03 | 1990-11-05 | データ転送システム |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5307476A (ja) |
| EP (1) | EP0426156B1 (ja) |
| JP (1) | JP3431025B2 (ja) |
| KR (1) | KR0148474B1 (ja) |
| AT (1) | ATE177220T1 (ja) |
| CA (1) | CA2028378A1 (ja) |
| DE (1) | DE69032969T2 (ja) |
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| US4371929A (en) * | 1980-05-05 | 1983-02-01 | Ibm Corporation | Multiprocessor system with high density memory set architecture including partitionable cache store interface to shared disk drive memory |
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| US4481578A (en) * | 1982-05-21 | 1984-11-06 | Pitney Bowes Inc. | Direct memory access data transfer system for use with plural processors |
| US4530053A (en) * | 1983-04-14 | 1985-07-16 | International Business Machines Corporation | DMA multimode transfer controls |
| US4764896A (en) * | 1985-07-01 | 1988-08-16 | Honeywell Inc. | Microprocessor assisted memory to memory move apparatus |
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-
1990
- 1990-10-23 CA CA002028378A patent/CA2028378A1/en not_active Abandoned
- 1990-10-31 AT AT90120910T patent/ATE177220T1/de not_active IP Right Cessation
- 1990-10-31 EP EP90120910A patent/EP0426156B1/en not_active Expired - Lifetime
- 1990-10-31 DE DE69032969T patent/DE69032969T2/de not_active Expired - Fee Related
- 1990-11-03 KR KR1019900017835A patent/KR0148474B1/ko not_active Expired - Fee Related
- 1990-11-05 JP JP29968190A patent/JP3431025B2/ja not_active Expired - Fee Related
-
1992
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-
1993
- 1993-12-07 US US08/163,165 patent/US5442753A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5442753A (en) | 1995-08-15 |
| EP0426156A2 (en) | 1991-05-08 |
| DE69032969D1 (de) | 1999-04-08 |
| DE69032969T2 (de) | 1999-07-08 |
| EP0426156A3 (en) | 1995-03-15 |
| CA2028378A1 (en) | 1991-05-04 |
| US5307476A (en) | 1994-04-26 |
| JP3431025B2 (ja) | 2003-07-28 |
| KR0148474B1 (ko) | 1998-11-16 |
| EP0426156B1 (en) | 1999-03-03 |
| ATE177220T1 (de) | 1999-03-15 |
| KR910010327A (ko) | 1991-06-29 |
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