JPH03172889A - 表示メモリアクセス方式 - Google Patents
表示メモリアクセス方式Info
- Publication number
- JPH03172889A JPH03172889A JP1310656A JP31065689A JPH03172889A JP H03172889 A JPH03172889 A JP H03172889A JP 1310656 A JP1310656 A JP 1310656A JP 31065689 A JP31065689 A JP 31065689A JP H03172889 A JPH03172889 A JP H03172889A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- frame memory
- data
- bus
- cpu
- Prior art date
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- Pending
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- Details Of Television Systems (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵのデータバス幅の整数倍のビット構成
のフレームメモリを所有するディスプレイ制御装置に関
する。
のフレームメモリを所有するディスプレイ制御装置に関
する。
最近の傾向として、解像度の向上、イメージ表示の複雑
化に伴い、−画素当りのビット数の多いデータの高速描
画が必要に成りつつある。
化に伴い、−画素当りのビット数の多いデータの高速描
画が必要に成りつつある。
データの高速描画とは、ＣＰＵとフレームメモリ間、Ｃ
ＲＴコントローラとフレームメモリ間のデータ転送を示
すが、従来は、メモリバス幅がデータバス幅のｎ倍の構
成を採った場合、ＣＰＵは、フレームメモリに対しｎ回
アクセスする時間だけメモリバスを占有する。そのため
、ＣＲＴコントローラのリフレッシュサイクル、データ
転送サイクル、グラフィック描画などのメモリアクセス
は。
ＲＴコントローラとフレームメモリ間のデータ転送を示
すが、従来は、メモリバス幅がデータバス幅のｎ倍の構
成を採った場合、ＣＰＵは、フレームメモリに対しｎ回
アクセスする時間だけメモリバスを占有する。そのため
、ＣＲＴコントローラのリフレッシュサイクル、データ
転送サイクル、グラフィック描画などのメモリアクセス
は。
制限を受けていた。
上記従来技術は、Ｃ’ＰＵがメモリをアクセスする毎に
、メモリバスを占有してしまう点について考慮がされて
おらず、ＣＲＴコントローラなどの他デバイスのメモリ
アクセス可能時間が限られていた。
、メモリバスを占有してしまう点について考慮がされて
おらず、ＣＲＴコントローラなどの他デバイスのメモリ
アクセス可能時間が限られていた。
本発明の目的は、ＣＰＵがある一定量のデータを一旦バ
ツファレジスタに書き込み、それらを−括してメ牛りに
書き込むことにより、ＣＰ Ｕがフレームメモリをアク
セスしている間に、ＣＲＴコントローラ及び、モータカ
メラなどの複数のデバイスからのメモリアクセスを可能
にすることにある。
ツファレジスタに書き込み、それらを−括してメ牛りに
書き込むことにより、ＣＰ Ｕがフレームメモリをアク
セスしている間に、ＣＲＴコントローラ及び、モータカ
メラなどの複数のデバイスからのメモリアクセスを可能
にすることにある。
上記目的は、ＣＰＵ側のデータバスの整数倍のビット構
成を持つバッファレジスタ及びバッファレジスタと同じ
ビット構成を持つメモリを設け、そのバッファレジスタ
に一時的にデータを書き込み、整数倍のデータがそろっ
たら、−括してフレームメモリに書き込むようにするこ
とで、達成できる。
成を持つバッファレジスタ及びバッファレジスタと同じ
ビット構成を持つメモリを設け、そのバッファレジスタ
に一時的にデータを書き込み、整数倍のデータがそろっ
たら、−括してフレームメモリに書き込むようにするこ
とで、達成できる。
第１図により作用を説明する。
ＣＰＵＩは、データバス５のバス幅の整数倍のバッファ
３を持つバッファレジスタ２にメモリ７へ書き込もうと
するデータをその整数回に分けて、−時的に書き込む。
３を持つバッファレジスタ２にメモリ７へ書き込もうと
するデータをその整数回に分けて、−時的に書き込む。
次に、データバス５と同じバス幅を持つメモリバス６を
介して、メモリ７へ一括して書き込む。
介して、メモリ７へ一括して書き込む。
このメモリ５へのアクセス時間は、−気に書き込むため
、整数倍あるメモリ７に対し、メモリ７の１回のアクセ
ス時間で済む。
、整数倍あるメモリ７に対し、メモリ７の１回のアクセ
ス時間で済む。
それらによって、ＣＰＵＩが、バッファレジスタ２へ一
時的に書き込む時間及び、バッファレジスタ２からメモ
リ７への１回のアクセス時間以外は、デバイス１１が、
メモリバス６を占有し、メモリ７ヘアクセスすることが
できるので、ＣＰＵ１とデバイス１１によりメモリバス
６を有効に使うことができる。
時的に書き込む時間及び、バッファレジスタ２からメモ
リ７への１回のアクセス時間以外は、デバイス１１が、
メモリバス６を占有し、メモリ７ヘアクセスすることが
できるので、ＣＰＵ１とデバイス１１によりメモリバス
６を有効に使うことができる。
第２図及び、第３図を用い、本発明の一実施例として、
ＣＲＴ表示装置を例に説明する。
ＣＲＴ表示装置を例に説明する。
第２図に示すようにＣＲＴ表示は、ＣＰＵＩによりバッ
ファ３を介してフレームメモリ７に書かれたデジタルデ
ータがＤ／Ａコンバータ８によりアナログデータに変換
され、ＣＲＴドライバ９に送られてＣＲＴＩＯ上に表示
されることにより行われる。
ファ３を介してフレームメモリ７に書かれたデジタルデ
ータがＤ／Ａコンバータ８によりアナログデータに変換
され、ＣＲＴドライバ９に送られてＣＲＴＩＯ上に表示
されることにより行われる。
この一連の動作において、データバス５のバス幅とメモ
リバス６のバス幅が同じである時、ＣＰＵ１がバッファ
３を介してフレームメモリ７にデータを書き込もうとす
ると、フレームメモリ７へのアクセス時間は、フレーム
メモリ７のアドレス分必要になる。
リバス６のバス幅が同じである時、ＣＰＵ１がバッファ
３を介してフレームメモリ７にデータを書き込もうとす
ると、フレームメモリ７へのアクセス時間は、フレーム
メモリ７のアドレス分必要になる。
つまり、ＣＰＵ１によるフレームメモリ７へ１アドレス
アクセスごとにメモリバス６を占有することになり、単
純に考えてもある整数倍のフレームメモリ７のアドレス
空間をアクセスすると、（フレームメモリのアクセス時
間）Ｘ（アドレス）の時間が、かかってしまう。
アクセスごとにメモリバス６を占有することになり、単
純に考えてもある整数倍のフレームメモリ７のアドレス
空間をアクセスすると、（フレームメモリのアクセス時
間）Ｘ（アドレス）の時間が、かかってしまう。
このため、ＣＲＴコントローラ４のメモリバス６を使用
し、フレームメモリ７に対して行う、グラフィック処理
、メモリリフレッシュ、データ転送サイクル処理などの
アクセス可能な時間が制御されてしまう。
し、フレームメモリ７に対して行う、グラフィック処理
、メモリリフレッシュ、データ転送サイクル処理などの
アクセス可能な時間が制御されてしまう。
そこで、第３図に示すように、データバス５のバス幅の
整数倍のバッファ３を持つバッファレジスタ２及びメモ
リバス側もバッファレジスタに合った構成を採るフレー
ムメモリ７を設ける。
整数倍のバッファ３を持つバッファレジスタ２及びメモ
リバス側もバッファレジスタに合った構成を採るフレー
ムメモリ７を設ける。
この構成による動作は、ＣＰＵＩが、データバス５を介
してバッファレジスタ２内のバッファ３に、整数回に分
けてデータを書き込む。
してバッファレジスタ２内のバッファ３に、整数回に分
けてデータを書き込む。
ここで整数回は、第２図の説明における、フレームメモ
リへ１回毎に書き込むアドレス空間に等しくなる。
リへ１回毎に書き込むアドレス空間に等しくなる。
したがって、この時点でのメモリバス６は、まった＜Ｃ
ＰＵＩに使用されることはないので、もっばら、ＣＲＴ
コントローラ４により、フレームメモリ７へのアクセス
可能な時間となる。
ＰＵＩに使用されることはないので、もっばら、ＣＲＴ
コントローラ４により、フレームメモリ７へのアクセス
可能な時間となる。
この時間を■とする。
次に、バッファレジスタ２からフレームメモリへのデー
タの書き込みについて説明する。
タの書き込みについて説明する。
ここでは、データバス５のバス幅の整数倍のデータを、
フレームメモリ７へ一気に書き込む。
フレームメモリ７へ一気に書き込む。
したがって、実際のフレームメモリ７へのアクセス時間
は、−回フレームメモリ７ヘアクセスする時間に等しく
なる。
は、−回フレームメモリ７ヘアクセスする時間に等しく
なる。
これより、見かけ上整数回分のアドレス空間にデータを
書き込んでいるように見えるが、実際には、１回分のフ
レームメモリ７へのアクセス時間しかかかつてなく、 （整数回ｘフレームメモリ７へのアクセス時間）−（１
回Ｘフレームメモリ７へのアクセス時間）の時間はやは
りＣＰＵＩがメモリバス６をまったく使用しないため、
同様にＣＲＴコントローラ４により、フレームメモリ７
へのアクセス可能な時間となる。
書き込んでいるように見えるが、実際には、１回分のフ
レームメモリ７へのアクセス時間しかかかつてなく、 （整数回ｘフレームメモリ７へのアクセス時間）−（１
回Ｘフレームメモリ７へのアクセス時間）の時間はやは
りＣＰＵＩがメモリバス６をまったく使用しないため、
同様にＣＲＴコントローラ４により、フレームメモリ７
へのアクセス可能な時間となる。
この時間を■とする。
よって、第２図の椅成時に比べて、時間■及び■は、Ｃ
ＰＵＩがメモリバス６をまったく使わないことになり、
その分ＣＲＴコントローラ４が使うことができる。
ＰＵＩがメモリバス６をまったく使わないことになり、
その分ＣＲＴコントローラ４が使うことができる。
従って１本実施例によれば、第３図の構成を取ることに
より、ＣＰＵＩとＣＲＴコントローラ４がメモリバス６
を有効に使うことができる。
より、ＣＰＵＩとＣＲＴコントローラ４がメモリバス６
を有効に使うことができる。
本発明によれば、ＣＰＵのデータバスの整数倍のメモリ
バスを所有し、ある一定量のデータをメモリに一括して
書き込むことにより、メモリへのアクセス時間は、１回
分のメモリアクセス時間で済み、メモリバスを使用する
他のデバイスによるアクセス例えばＣＲＴコントローラ
によるリフレッシュサイクル、データ転送サイクル、グ
ラフィック描画や、ビデオカメラデータのスーパーイン
ポーズ処理が行えるためメモリバス使用効率を向上し、
高速ＣＲＴ表示が実現できる。
バスを所有し、ある一定量のデータをメモリに一括して
書き込むことにより、メモリへのアクセス時間は、１回
分のメモリアクセス時間で済み、メモリバスを使用する
他のデバイスによるアクセス例えばＣＲＴコントローラ
によるリフレッシュサイクル、データ転送サイクル、グ
ラフィック描画や、ビデオカメラデータのスーパーイン
ポーズ処理が行えるためメモリバス使用効率を向上し、
高速ＣＲＴ表示が実現できる。
第１図は本発明の詳細な説明する図、第２図は従来にお
ける実施例を示す図、第３図は本発明における実施例を
示す図である。 １・・・ＣＰＵ、２・・・バッファレジスタ、３・・・
バッファ、４・・・ＣＲＴコントローラ、５・・・デー
タバス。 ６・・・メモリバス、７・・・フレームメモリ、８・・
・Ｄ／Ａコンバータ、９・・・ＣＲＴドライバ、１０・
・・ＣＲＴ、（二 第 １ 図 ！ 第 ２ 図 妬３図
ける実施例を示す図、第３図は本発明における実施例を
示す図である。 １・・・ＣＰＵ、２・・・バッファレジスタ、３・・・
バッファ、４・・・ＣＲＴコントローラ、５・・・デー
タバス。 ６・・・メモリバス、７・・・フレームメモリ、８・・
・Ｄ／Ａコンバータ、９・・・ＣＲＴドライバ、１０・
・・ＣＲＴ、（二 第 １ 図 ！ 第 ２ 図 妬３図
Claims (1)
- １、ＣＰＵが、ディスプレイ上に出力する表示情報を記
憶させるフレームメモリ、そのフレームメモリのバスを
ＣＰＵと共有して同じ様にそのフレームメモリを制御す
るＣＲＴコントローラ及び、モニタカメラなどの複数の
デバイスを有するディスプレイ制御装置において、ＣＰ
Ｕ側のデータバス幅の整数倍のビット構成のバッファを
持つバッファレジスタ、バッファレジスタに合わせて整
数倍のビット構成を採るフレームメモリを設け、ＣＰＵ
がデータバスを介してデータを数回に分けてバッファレ
ジスタのバッファに書き込んだのち、そのデータを一括
してフレームメモリに書き込むようにすることにより、
ＣＰＵからのフレームメモリへのアクセス回数を減らす
ことを特徴とする表示メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310656A JPH03172889A (ja) | 1989-12-01 | 1989-12-01 | 表示メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310656A JPH03172889A (ja) | 1989-12-01 | 1989-12-01 | 表示メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03172889A true JPH03172889A (ja) | 1991-07-26 |
Family
ID=18007874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310656A Pending JPH03172889A (ja) | 1989-12-01 | 1989-12-01 | 表示メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03172889A (ja) |
-
1989
- 1989-12-01 JP JP1310656A patent/JPH03172889A/ja active Pending
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