JPH03173468A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH03173468A JPH03173468A JP1313166A JP31316689A JPH03173468A JP H03173468 A JPH03173468 A JP H03173468A JP 1313166 A JP1313166 A JP 1313166A JP 31316689 A JP31316689 A JP 31316689A JP H03173468 A JPH03173468 A JP H03173468A
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- 239000000463 material Substances 0.000 claims description 5
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の入出力保護に関する。
［発明の概要］
本発明は半導体装置において、人力部に設置する静電気
保護用の抵抗素子及びダイオード素子の全て又は１部と
、能動素子を、外部との信号配線素材を接続する外部接
続部（以下ＰＡＤ部と呼ぶ）を中間に位置させることに
より、面積を小さく、しかもラッチアップや静電気破壊
に対し強くする事が可能となる。
保護用の抵抗素子及びダイオード素子の全て又は１部と
、能動素子を、外部との信号配線素材を接続する外部接
続部（以下ＰＡＤ部と呼ぶ）を中間に位置させることに
より、面積を小さく、しかもラッチアップや静電気破壊
に対し強くする事が可能となる。
［従来の技術１
半導体装置においては、外部がらのサージ電圧、静電気
から半導体装置自体を保護する目的で、多種の方法が考
案されていた。−例として特開昭６０−２５７５７６号
公報に記載されたように、ダイオード素子及び抵抗素子
により構成された保護回路が知られていた。
から半導体装置自体を保護する目的で、多種の方法が考
案されていた。−例として特開昭６０−２５７５７６号
公報に記載されたように、ダイオード素子及び抵抗素子
により構成された保護回路が知られていた。
〔発明が解決しようとする課題１
しかし、従来の保護回路の他に大力バッファ、出力バッ
ファなどの能動素子を含めて外部との入出力部を構成す
る必要がある場合、保護回路に能動素子が接近している
ために、サージ電圧が保護回路を介さず直接人出力バッ
ファに印加される事になり破壊を起こす原因となる。又
保護回路と入出力バッファを距離的に多く取る事は半導
体装置のサイズ増加をもたらし、コスト的にも問題を生
ずる事になる。
ファなどの能動素子を含めて外部との入出力部を構成す
る必要がある場合、保護回路に能動素子が接近している
ために、サージ電圧が保護回路を介さず直接人出力バッ
ファに印加される事になり破壊を起こす原因となる。又
保護回路と入出力バッファを距離的に多く取る事は半導
体装置のサイズ増加をもたらし、コスト的にも問題を生
ずる事になる。
そこで、本発明はこのような問題を解決するためのもの
で、その目的とするところは、外部からのサージ電圧、
静電気に対し強く、しかも面積効率の良い保護回路を提
供する事を目的とする。
で、その目的とするところは、外部からのサージ電圧、
静電気に対し強く、しかも面積効率の良い保護回路を提
供する事を目的とする。
〔課題を解決するための手段］
本発明の半導体装置は、外部からの入力端子部又は外部
への出力端子部が抵抗素子を介し、Ｐ型半導体及びＮ型
半導体により構成されるダイオード素子を通って能動素
子部に至る静電気保護部と、内部能動素子部に対し、外
部からの信号を伝搬させるための人力能動素子又は内部
能動素子部から外部に対して信号を伝搬させるための出
力能動素子により構成される半導体装置において、静電
気保護部又は静電気保護部の構成素子の１部又は全てと
、入力能動素子又は出力能動素子の中間位置に置かれた
、外部との信号配線材を接続する外部接続部を有す事を
特徴とする。
への出力端子部が抵抗素子を介し、Ｐ型半導体及びＮ型
半導体により構成されるダイオード素子を通って能動素
子部に至る静電気保護部と、内部能動素子部に対し、外
部からの信号を伝搬させるための人力能動素子又は内部
能動素子部から外部に対して信号を伝搬させるための出
力能動素子により構成される半導体装置において、静電
気保護部又は静電気保護部の構成素子の１部又は全てと
、入力能動素子又は出力能動素子の中間位置に置かれた
、外部との信号配線材を接続する外部接続部を有す事を
特徴とする。
［作 用］
前述のように構成された半導体装置の場合、保護回路と
入出力能動素子の間にＰＡＤ部が存在する。−船釣にＰ
ＡＤ部はｌｏｏＬＬｍから２００ＬＬｍのエリアを必要
とし、結果的に人出力バッファは保護回路の構成素子で
ある抵抗素子又はダイオード素子と大きな抵抗成分をも
って分離される事になる。このために保護回路は正常な
動作が可能であり、外部からのサージ電圧又は静電気に
対しても十分な強さを保持することが出来る。
入出力能動素子の間にＰＡＤ部が存在する。−船釣にＰ
ＡＤ部はｌｏｏＬＬｍから２００ＬＬｍのエリアを必要
とし、結果的に人出力バッファは保護回路の構成素子で
ある抵抗素子又はダイオード素子と大きな抵抗成分をも
って分離される事になる。このために保護回路は正常な
動作が可能であり、外部からのサージ電圧又は静電気に
対しても十分な強さを保持することが出来る。
以下に本発明について実施例に基づいて詳細に説明する
。
。
第１図は、本発明の半導体装置の入カバッファ付きの保
護回路の一実施例である。
護回路の一実施例である。
１は半導体装置外部との信号配線を行なうための開口部
であり、２は開口部の配線材からの信号を半導体装置内
部に取り込むための開口部配線層である。前記開口部配
線層２は配線層・拡散層コンタクト３によりＮ型拡散層
から成る静電気保護抵抗素子４に結線される。静電気保
護抵抗素子４はこの例では拡散層である。前記静電気保
護抵抗素子４はコンタクト３と別側のコンタクト５によ
り信号配線層６に結線される。前記信号配線層６はＰ基
板上に配置されたＮ型拡散層７及びＮ型拡散贋８上に配
置されたＰ型拡散層９に結線された後、ＭＯ５型トラン
ジスタのゲート素子１０に結線される。前記Ｎ型拡散層
７、Ｐ型拡散層９はそれぞれＰ型拡散層１１．Ｎ型拡散
層１２で囲まれる。前記Ｐ型拡散層１１、Ｎ型拡散層１
２はそれぞれＶ ｓｓ電源配線層１３、Ｖｎｏ電源配線
層１４に結線されることにより、静電気保護用ダイオー
ドに構成される。前記ゲート素子１０、Ｐ型拡散層から
成るソース部１５、ドレイン部１６、Ｎ型拡散層から成
るサブ端子部１７によりＰ型トランジスターを構成し、
又、前記ゲート素子１０、Ｎ型拡散層から成るソース部
１８、ドレイン部１９、Ｐ型拡散層から成るサブ端子部
２０によりＮ型トランジスターを構成し、前記各ドレイ
ンを配線層２２で結線することによりインバーター回路
を構成している。
であり、２は開口部の配線材からの信号を半導体装置内
部に取り込むための開口部配線層である。前記開口部配
線層２は配線層・拡散層コンタクト３によりＮ型拡散層
から成る静電気保護抵抗素子４に結線される。静電気保
護抵抗素子４はこの例では拡散層である。前記静電気保
護抵抗素子４はコンタクト３と別側のコンタクト５によ
り信号配線層６に結線される。前記信号配線層６はＰ基
板上に配置されたＮ型拡散層７及びＮ型拡散贋８上に配
置されたＰ型拡散層９に結線された後、ＭＯ５型トラン
ジスタのゲート素子１０に結線される。前記Ｎ型拡散層
７、Ｐ型拡散層９はそれぞれＰ型拡散層１１．Ｎ型拡散
層１２で囲まれる。前記Ｐ型拡散層１１、Ｎ型拡散層１
２はそれぞれＶ ｓｓ電源配線層１３、Ｖｎｏ電源配線
層１４に結線されることにより、静電気保護用ダイオー
ドに構成される。前記ゲート素子１０、Ｐ型拡散層から
成るソース部１５、ドレイン部１６、Ｎ型拡散層から成
るサブ端子部１７によりＰ型トランジスターを構成し、
又、前記ゲート素子１０、Ｎ型拡散層から成るソース部
１８、ドレイン部１９、Ｐ型拡散層から成るサブ端子部
２０によりＮ型トランジスターを構成し、前記各ドレイ
ンを配線層２２で結線することによりインバーター回路
を構成している。
第２図は第１図のバクーン回路例の回路図である。静電
気保護抵抗２３は第１図の例ではＰ型基板上のＮ型拡散
層であるので、寄生グイオード２４が逆バイアスされＶ
ｓｓ電源に接続されている。
気保護抵抗２３は第１図の例ではＰ型基板上のＮ型拡散
層であるので、寄生グイオード２４が逆バイアスされＶ
ｓｓ電源に接続されている。
第５図は従来の大カバッファ付きの保護回路の実施例で
あり、インバーター回路部３９は開口部１に対し、静電
気保護抵抗４とならんで直近に配置されている。ただし
回路図上では第１図の例の回路図である第２図と同じ構
成である。
あり、インバーター回路部３９は開口部１に対し、静電
気保護抵抗４とならんで直近に配置されている。ただし
回路図上では第１図の例の回路図である第２図と同じ構
成である。
第４図に第５図の半導体装置の保護回路の断面図を示す
。開口部配線層２に電源の電位よりも高い又は低いサー
ジ電圧又は静電気が印加された場合、正常な動作の場合
、第２図の静電気保護抵抗２３を介して、ダイオード２
５．２６を経由してＶ ＯＤ＋ Ｖｓｇの電源に吸収さ
れる。しかし第５図に示す例の場合、ダイオードへの吸
収が行なわれない場合がある。その原因を第４図の断面
図を例に説明する。
。開口部配線層２に電源の電位よりも高い又は低いサー
ジ電圧又は静電気が印加された場合、正常な動作の場合
、第２図の静電気保護抵抗２３を介して、ダイオード２
５．２６を経由してＶ ＯＤ＋ Ｖｓｇの電源に吸収さ
れる。しかし第５図に示す例の場合、ダイオードへの吸
収が行なわれない場合がある。その原因を第４図の断面
図を例に説明する。
開口部配線層２にＶ。より電位的に低い電圧が印加され
た場合、Ｎ型拡散層２８、Ｐ型基板２７、Ｎ型拡敢Ｎ４
で構成される寄生バイポーラ・トランジスタは、Ｐ型基
板２７がベース、Ｎ型拡散層２８がコレクタ、Ｎ型拡散
層４がエミッタとなるため、Ｐ型基板２７からＮ型基鈑
４への電流の流れ込みにより、コレクタからエミッタす
なわちＮ型拡散２８からＮ型拡散４への過大電流が流れ
る事になる。そのため、Ｎ型拡散２８とＰ型基板又はＰ
型基板とＮ型拡散４のジャンクションが破壊されること
になる。
た場合、Ｎ型拡散層２８、Ｐ型基板２７、Ｎ型拡敢Ｎ４
で構成される寄生バイポーラ・トランジスタは、Ｐ型基
板２７がベース、Ｎ型拡散層２８がコレクタ、Ｎ型拡散
層４がエミッタとなるため、Ｐ型基板２７からＮ型基鈑
４への電流の流れ込みにより、コレクタからエミッタす
なわちＮ型拡散２８からＮ型拡散４への過大電流が流れ
る事になる。そのため、Ｎ型拡散２８とＰ型基板又はＰ
型基板とＮ型拡散４のジャンクションが破壊されること
になる。
開口部配線層２に■３３より電位的に高い電圧が印加さ
れた場合、Ｎ型拡散層２８及び４の間に大きな電界が発
生し、Ｐ型基板２７は寄生抵抗２９としてふるまう、こ
の場合も過電流が流れる事により、Ｎ型拡散２８とＰ型
基板又はＰ型基板とＮ型拡散４のジャンクションが破壊
される。
れた場合、Ｎ型拡散層２８及び４の間に大きな電界が発
生し、Ｐ型基板２７は寄生抵抗２９としてふるまう、こ
の場合も過電流が流れる事により、Ｎ型拡散２８とＰ型
基板又はＰ型基板とＮ型拡散４のジャンクションが破壊
される。
第３図に本発見である半導体装置の保護回路の１例であ
る第１図の断面図を示す。本図ではＮ型拡散層４及び２
８の中間に開口部１及び開口部配線層２が配置されてい
るため、Ｎ型拡散４．２８の距離かはなれているため、
Ｎ型拡散４及びＮ型拡散２８の間に寄生するＰ型基板２
７の寄生抵抗３１．３２．３０により、静電気又はサー
ジ電流が、流れ込みにくくなる。そのため、Ｎ型半導体
２８、Ｐ型拡散のドレイン３４、ゲート材３５、Ｐ型拡
散３６、Ｎ型拡散からなるサブ端子部３７及び配線層３
８からなるＭＯ５型トランジスタは保護されることにな
る。
る第１図の断面図を示す。本図ではＮ型拡散層４及び２
８の中間に開口部１及び開口部配線層２が配置されてい
るため、Ｎ型拡散４．２８の距離かはなれているため、
Ｎ型拡散４及びＮ型拡散２８の間に寄生するＰ型基板２
７の寄生抵抗３１．３２．３０により、静電気又はサー
ジ電流が、流れ込みにくくなる。そのため、Ｎ型半導体
２８、Ｐ型拡散のドレイン３４、ゲート材３５、Ｐ型拡
散３６、Ｎ型拡散からなるサブ端子部３７及び配線層３
８からなるＭＯ５型トランジスタは保護されることにな
る。
第１図の保護回路パターンを実際に使用する場合の配置
例を第６図に示した。第６図に於ける各構成は、第１図
と同様であり、第６図で用いた斜線等の模様及び形は、
第１図と同一の意味を示すものである。実際使用する場
合においては、第１図のパターンを、横一列に配置する
必要があるわけであるが、となりに配置されるパターン
内のトランジスターに入力されたサージ電流又は静電気
が影響を与えないようにするためには、各パターン内の
静電気保護抵抗は向かい合わせに配置すれば１本発明は
さらに、半導体装置の全人出力端子ｉ′一対して高信頼
性が得られる。
例を第６図に示した。第６図に於ける各構成は、第１図
と同様であり、第６図で用いた斜線等の模様及び形は、
第１図と同一の意味を示すものである。実際使用する場
合においては、第１図のパターンを、横一列に配置する
必要があるわけであるが、となりに配置されるパターン
内のトランジスターに入力されたサージ電流又は静電気
が影響を与えないようにするためには、各パターン内の
静電気保護抵抗は向かい合わせに配置すれば１本発明は
さらに、半導体装置の全人出力端子ｉ′一対して高信頼
性が得られる。
［発明の効果］
本発明は入力保護のための抵抗素子、ダイオード素子の
全て又は１部と能動素子の間にＰＡＤ部を配置する構成
としたので、各素子の電気的分離が行なわれ、静電気又
はサージ電圧に対し破壊されない効果がある。
全て又は１部と能動素子の間にＰＡＤ部を配置する構成
としたので、各素子の電気的分離が行なわれ、静電気又
はサージ電圧に対し破壊されない効果がある。
【図面の簡単な説明】
第１図は本発明の実施例である半導体装置の入力セルパ
ターン図。 第２図は入力保護回路の一例を示す回路図。 第３図は第１図の断面構造図。 第４図は従来の人力セルパターンの断面構造図６ 第５図は従来の人力セルパターン図。 第６図は第１図を使用する場合の配置図。 ｌ・・・・・・開口部 ２・・ ・・・開口部配線層 ３．５・・・・コンタクト層 ４．２３・・・Ｎ型拡散層による静電気保護抵抗素子 ６・・・・・・信号配線層 ７．１２・・・Ｎ型拡散層によるダイオード８．２８・
・・Ｎ型拡散層によるＷｅｌｌエノア ９．１１・・・Ｐ型拡散層によるダイオード１０．３５
・・・ＭＯ３型トランジスタのゲート素子 １３・・・・・・”Ｌ’！！１電源配線１４・・・・・
・ＶＤＤ電源配線 １５．３６・・・ＰｃｈトランジスターのＰ型拡散によ
るソース部 １６．３４・・ ＰｃｈトランジスターのＰ型拡散によ
るドレイン部 １７．３７・・・Ｐｃｈ）ランシスターのＮ型拡散によ
るサブ端子部 １８・・・・・・ＮｃｈトランジスターのＮ型拡散によ
るソース部 １９・・・・・・Ｎｃｈｔ−ランシスターのＮ型拡散に
よるドレイン部 ２０・・・・・・ＮｃｈトランジスターのＰ型拡散によ
るサブ端子部 ２２・・・・・・インバータ出力配線層２４・・・・・
・静電気保護抵抗素子に寄生するダイオード ２５．２６・・ 静電気保護用グイオード２７・・・・
・・Ｐ型基板 ２９．３０．３１．３２ ・・Ｐ型基板の寄生抵抗 ３３・・・・・・寄生バイポーラ・トランジスター ３８・・・・・・配線層 ３９・・・ ・・インバータ一部 以上 第 ３図 ＾すＣ 未 ４図
ターン図。 第２図は入力保護回路の一例を示す回路図。 第３図は第１図の断面構造図。 第４図は従来の人力セルパターンの断面構造図６ 第５図は従来の人力セルパターン図。 第６図は第１図を使用する場合の配置図。 ｌ・・・・・・開口部 ２・・ ・・・開口部配線層 ３．５・・・・コンタクト層 ４．２３・・・Ｎ型拡散層による静電気保護抵抗素子 ６・・・・・・信号配線層 ７．１２・・・Ｎ型拡散層によるダイオード８．２８・
・・Ｎ型拡散層によるＷｅｌｌエノア ９．１１・・・Ｐ型拡散層によるダイオード１０．３５
・・・ＭＯ３型トランジスタのゲート素子 １３・・・・・・”Ｌ’！！１電源配線１４・・・・・
・ＶＤＤ電源配線 １５．３６・・・ＰｃｈトランジスターのＰ型拡散によ
るソース部 １６．３４・・ ＰｃｈトランジスターのＰ型拡散によ
るドレイン部 １７．３７・・・Ｐｃｈ）ランシスターのＮ型拡散によ
るサブ端子部 １８・・・・・・ＮｃｈトランジスターのＮ型拡散によ
るソース部 １９・・・・・・Ｎｃｈｔ−ランシスターのＮ型拡散に
よるドレイン部 ２０・・・・・・ＮｃｈトランジスターのＰ型拡散によ
るサブ端子部 ２２・・・・・・インバータ出力配線層２４・・・・・
・静電気保護抵抗素子に寄生するダイオード ２５．２６・・ 静電気保護用グイオード２７・・・・
・・Ｐ型基板 ２９．３０．３１．３２ ・・Ｐ型基板の寄生抵抗 ３３・・・・・・寄生バイポーラ・トランジスター ３８・・・・・・配線層 ３９・・・ ・・インバータ一部 以上 第 ３図 ＾すＣ 未 ４図
Claims (1)
- 外部からの入力端子部又は外部への出力端子部が抵抗素
子を介し、Ｐ型半導体及びＮ型半導体により構成される
ダイオード素子を通って能動素子部に至る静電気保護部
と、内部能動素子部に対し、外部からの信号を伝搬させ
るための入力能動素子又は内部能動素子部から外部に対
して信号を伝搬させるための出力能動素子により構成さ
れる半導体装置において、静電気保護部の構成素子の１
部又は全てと、入力能動素子又は出力能動素子の中間位
置に置かれた、外部との信号配線材を接続する外部接続
部を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313166A JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03173468A true JPH03173468A (ja) | 1991-07-26 |
| JP2926801B2 JP2926801B2 (ja) | 1999-07-28 |
Family
ID=18037899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313166A Expired - Lifetime JP2926801B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926801B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| WO2005096370A1 (en) * | 2004-03-31 | 2005-10-13 | Ricoh Company, Ltd. | A semiconductor apparatus |
-
1989
- 1989-12-01 JP JP1313166A patent/JP2926801B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| WO2005096370A1 (en) * | 2004-03-31 | 2005-10-13 | Ricoh Company, Ltd. | A semiconductor apparatus |
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2926801B2 (ja) | 1999-07-28 |
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Legal Events
| Date | Code | Title | Description |
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