JPH03175530A - 論理回路 - Google Patents
論理回路Info
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- JPH03175530A JPH03175530A JP1315793A JP31579389A JPH03175530A JP H03175530 A JPH03175530 A JP H03175530A JP 1315793 A JP1315793 A JP 1315793A JP 31579389 A JP31579389 A JP 31579389A JP H03175530 A JPH03175530 A JP H03175530A
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- Japan
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- operation processing
- carry signal
- input data
- logical operation
- logic
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- G—PHYSICS
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に２進数表示の入力データ
に対する論理演算処理を行う論理回路に関する。
に対する論理演算処理を行う論理回路に関する。
従来のこの種の論理回路の第１の例を第５図及び第６図
に示す。
に示す。
この論理回路は、２つの入力データ（Ａ １６・・・Ａ
ｔ）、（Ｂ１６・・・Ｂｔ ）の論理算術〈和〉処理を
行う回路（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ、省略してＡＬＵ）であり、入力データ（Ａ１６・・
・Ａｔ）（Ｂ １６・・・Ｂｔ ）の対応する各ビット
ごとに設けられた膜処理部４Ｂ１〜４Ｂ１６により処理
される構成となっている。
ｔ）、（Ｂ１６・・・Ｂｔ ）の論理算術〈和〉処理を
行う回路（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉ
ｔ、省略してＡＬＵ）であり、入力データ（Ａ１６・・
・Ａｔ）（Ｂ １６・・・Ｂｔ ）の対応する各ビット
ごとに設けられた膜処理部４Ｂ１〜４Ｂ１６により処理
される構成となっている。
膜処理部４Ｂ１〜４Ｂ１６には、対応するビットの論理
算術演算処理を行う論理演算処理部１Ｂ１〜ｌＢ１６と
、対応する論理演算処理部（ＩＢ１〜ｌＢ１６）の論理
算術演算処理結果に従って前段から入力されたキャリー
信号Ｏ１ｅ次段へ伝達制御するキャリー信号伝達制御部
２Ｂ１〜２Ｂ１６と、入力されたキャリー信号σ丁と対
応する論理演算処理部（１Ｂ１〜ｌＢ１６）の論理算術
演算処理結果とから和信号（Ｓｔ〜Ｓ１６〉を出力する
算術演算回路３Ｂ１〜３Ｂ１６とがそれぞれ対応して設
けられている。
算術演算処理を行う論理演算処理部１Ｂ１〜ｌＢ１６と
、対応する論理演算処理部（ＩＢ１〜ｌＢ１６）の論理
算術演算処理結果に従って前段から入力されたキャリー
信号Ｏ１ｅ次段へ伝達制御するキャリー信号伝達制御部
２Ｂ１〜２Ｂ１６と、入力されたキャリー信号σ丁と対
応する論理演算処理部（１Ｂ１〜ｌＢ１６）の論理算術
演算処理結果とから和信号（Ｓｔ〜Ｓ１６〉を出力する
算術演算回路３Ｂ１〜３Ｂ１６とがそれぞれ対応して設
けられている。
第７図は従来の論理回路の第２の例を示す回路図である
。
。
この論理回路は、入力データ（Ａｓｓ・・・Ａ１〉の最
上位ビットからの“Ｏ″の連続するビット数を検出する
回路（Ｓｈｉｆｔ Ａｎｄ Ｃｏｕｎｔｅｒ、省略して
ＳＡＣ〉であり、入力データ（Ａ１６．・・・Ａ１）の
各ビットに対してＳＡＣ検出回路６Ｄ１〜６Ｄ１６が設
けられている。
上位ビットからの“Ｏ″の連続するビット数を検出する
回路（Ｓｈｉｆｔ Ａｎｄ Ｃｏｕｎｔｅｒ、省略して
ＳＡＣ〉であり、入力データ（Ａ１６．・・・Ａ１）の
各ビットに対してＳＡＣ検出回路６Ｄ１〜６Ｄ１６が設
けられている。
ＳＡＣ検出回路６Ｄ１〜６Ｄ１６には、論理演算処理部
ＩＤ１〜ＩＤ１６．キャリー信号伝達制御部２Ｄ１〜２
Ｄ １６．及び演算回路５Ｄ１〜５Ｄ１６がそれぞれ対
応して設けられている。
ＩＤ１〜ＩＤ１６．キャリー信号伝達制御部２Ｄ１〜２
Ｄ １６．及び演算回路５Ｄ１〜５Ｄ１６がそれぞれ対
応して設けられている。
第８図は従来の論理回路の第３の例を示す回路図である
。
。
この論理回路は、２つの入力データ（Ａ ２ 、、・・
・ＡＩ ＞ 、 （Ｂｚｎ−８１）の大小を判別する
（Ａ Ｌｅｓｓ ｔｈａｎ Ｂ、省略してＡＬＢ）回路
であり、これら入力データ（Ａ２ｎ−Ａｔ ） 、
（Ｂｚｎ−Ｂｔ ）の対応する各ビットに対し比較回路
７Ｆ１〜７Ｆ２ｎが設けられている。
・ＡＩ ＞ 、 （Ｂｚｎ−８１）の大小を判別する
（Ａ Ｌｅｓｓ ｔｈａｎ Ｂ、省略してＡＬＢ）回路
であり、これら入力データ（Ａ２ｎ−Ａｔ ） 、
（Ｂｚｎ−Ｂｔ ）の対応する各ビットに対し比較回路
７Ｆ１〜７Ｆ２ｎが設けられている。
比較回路７Ｆ１〜７Ｆ２には、論理演算処理部１Ｆ１〜
ＩＦ２ｎ及びキャリー信号伝達制御部２Ｅ１〜２Ｅ２ｎ
がそれぞれ対応して設けられている。
ＩＦ２ｎ及びキャリー信号伝達制御部２Ｅ１〜２Ｅ２ｎ
がそれぞれ対応して設けられている。
上述した従来の論理回路は、第１〜第３の例とも、論理
演算処理部とキャリー信号伝達制御部とが入力データの
各ビットごとに設けられ、キャリー信号は各ビットごと
のキャリー信号伝達制御部を順次伝播する構成となって
いるので、キャリー信号が最終段ビットから出力される
まで処理結果が得られないため処理速度が遅いという欠
点がある。
演算処理部とキャリー信号伝達制御部とが入力データの
各ビットごとに設けられ、キャリー信号は各ビットごと
のキャリー信号伝達制御部を順次伝播する構成となって
いるので、キャリー信号が最終段ビットから出力される
まで処理結果が得られないため処理速度が遅いという欠
点がある。
本発明の目的は、処理速度を速くすることができる論理
回路を提供することにある。
回路を提供することにある。
本発明の論理回路は、２進数表示の入力データを所定の
複数ビットずつの組に最下位側、最上位側の何れか一方
から順次分割し、これら分割された各組の入力データに
対しそれぞれ所定の論理演算処理を行う複数段の論理演
算処理部と、これら各論理演算処理部と対応して設けら
れ、対応する前記論理演算処理部の論理演算処理結果に
従って入力されたキャリー信号の次段への伝達を制御す
るキャリー信号伝達制御部とを有している。
複数ビットずつの組に最下位側、最上位側の何れか一方
から順次分割し、これら分割された各組の入力データに
対しそれぞれ所定の論理演算処理を行う複数段の論理演
算処理部と、これら各論理演算処理部と対応して設けら
れ、対応する前記論理演算処理部の論理演算処理結果に
従って入力されたキャリー信号の次段への伝達を制御す
るキャリー信号伝達制御部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、第５図及び第６図に示された第１の従来
例に本発明を適用したものであり、２つの入力データ（
Ａ１６・・・ＡＩ＞、（Ｂ１６・・・Ｂ＋ ）を２ビツ
トずつの組に最下位側から順次分割し、これら分割され
た各組の入力データに対し制御信号Ｘに応じてそれぞれ
論理算術処理を行う論理演算処理部ＩＡＩ〜ＩＡｋ〜Ｉ
Ａ８と、これら各論理演算処理部ＩＡＩ〜ＩＡ８と対応
して設けられ、対応する論理演算処理部（ＩＡ１〜ＩＡ
８）の論理演算処理結果に従って入力されたキャリー信
号■の次段への伝達を制御するキャリー信号伝達制御部
２Ａ１〜２Ａｋ〜２Ａ８と、入力されたキャリー信号Ｃ
Ｉと対応する論理演算処理部（ＩＡ１〜ＩＡ８）の論理
演算処理結果とがら和信号（Ｓｓ 、３２〜＋ Ｓ（２
に−１１＋ ８２ｋ・〜＋８１５＋８１６〉を出力する
算術演算回路３Ａ１〜３Ａｋ〜３Ａ８とをそれぞれ対応
して備えた膜処理部４Ａ１〜４Ａｋ〜４Ａ８と、制御信
号Ｘｏに応じて最下位段の膜処理部４Ａ１ヘキャリー信
号で］−を供給するキャリー信号発生回路１０と、最上
位段の膜処理部４Ａ８からのキャリー信号σで１出力端
へキャリー信号Ｃとして出力するキャリー信号出力回路
２０とを有する構成となっている。
例に本発明を適用したものであり、２つの入力データ（
Ａ１６・・・ＡＩ＞、（Ｂ１６・・・Ｂ＋ ）を２ビツ
トずつの組に最下位側から順次分割し、これら分割され
た各組の入力データに対し制御信号Ｘに応じてそれぞれ
論理算術処理を行う論理演算処理部ＩＡＩ〜ＩＡｋ〜Ｉ
Ａ８と、これら各論理演算処理部ＩＡＩ〜ＩＡ８と対応
して設けられ、対応する論理演算処理部（ＩＡ１〜ＩＡ
８）の論理演算処理結果に従って入力されたキャリー信
号■の次段への伝達を制御するキャリー信号伝達制御部
２Ａ１〜２Ａｋ〜２Ａ８と、入力されたキャリー信号Ｃ
Ｉと対応する論理演算処理部（ＩＡ１〜ＩＡ８）の論理
演算処理結果とがら和信号（Ｓｓ 、３２〜＋ Ｓ（２
に−１１＋ ８２ｋ・〜＋８１５＋８１６〉を出力する
算術演算回路３Ａ１〜３Ａｋ〜３Ａ８とをそれぞれ対応
して備えた膜処理部４Ａ１〜４Ａｋ〜４Ａ８と、制御信
号Ｘｏに応じて最下位段の膜処理部４Ａ１ヘキャリー信
号で］−を供給するキャリー信号発生回路１０と、最上
位段の膜処理部４Ａ８からのキャリー信号σで１出力端
へキャリー信号Ｃとして出力するキャリー信号出力回路
２０とを有する構成となっている。
第２図はこの実施例の膜処理部４Ａｋ （ｋは１〜８の
整数、以下同じ〉の具体的な回路例を示す回路図である
。
整数、以下同じ〉の具体的な回路例を示す回路図である
。
この実施例においては、論理演算処理部ＩＡｋで２ビツ
ト分の入力データに対する論理演算処理が行なわれ、こ
の２ビツト分の論理演算処理結果により１つのトランジ
スタＴＮ、のオン・オフが制御され入力された前段から
のキャリ・−信号ＣＩの次段への伝達制御が行われる。
ト分の入力データに対する論理演算処理が行なわれ、こ
の２ビツト分の論理演算処理結果により１つのトランジ
スタＴＮ、のオン・オフが制御され入力された前段から
のキャリ・−信号ＣＩの次段への伝達制御が行われる。
従って、キャリ信号の伝達を従来例の半数のトランジス
タで行なうことができ、全体の処理時間を短縮すること
ができる。
タで行なうことができ、全体の処理時間を短縮すること
ができる。
次に、この実施例の動作について説明する。
例えば、いま制御信号に従って論理演算処理部ＩＡｋに
より、入力データＡ （ｚｋ−ｔ＋、 Ａ ２に＋Ｂ
ｔ２ｕ−ｘ）、 Ｂ ２ｈに対して論理演算処理が実
行されキャリー信号伝達制御部２ＡｋにＨＣ＝Ｏ，ＬＣ
＝Ｏ，Ｈ３＝１．ＬＳ＝１．ＣＩ＝０が入力ＩＬるとす
る。
より、入力データＡ （ｚｋ−ｔ＋、 Ａ ２に＋Ｂ
ｔ２ｕ−ｘ）、 Ｂ ２ｈに対して論理演算処理が実
行されキャリー信号伝達制御部２ＡｋにＨＣ＝Ｏ，ＬＣ
＝Ｏ，Ｈ３＝１．ＬＳ＝１．ＣＩ＝０が入力ＩＬるとす
る。
２人力ＮＡＮＤゲートＧ１は、入力がＨＳ＝１、ＬＳ＝
１により論理値“０“を出力する。従って２人力ＮＡＮ
ＤゲートＧ１の出力を入力とするインバータゲート１１
は論理値゛１”″を出力する。２人力ＮＡＮＤゲートＧ
２は、入力がＨ３＝１、ＬＣ＝Ｏにより論理値“ｌ”を
出力し、インバータゲートＩ２は、入力がＨＣ＝Ｏによ
り論理値“１′″を出力する。従って２人力Ｎ Ａ Ｎ
ＤゲートＧ３は論理値“Ｏｏを出力する。
１により論理値“０“を出力する。従って２人力ＮＡＮ
ＤゲートＧ１の出力を入力とするインバータゲート１１
は論理値゛１”″を出力する。２人力ＮＡＮＤゲートＧ
２は、入力がＨ３＝１、ＬＣ＝Ｏにより論理値“ｌ”を
出力し、インバータゲートＩ２は、入力がＨＣ＝Ｏによ
り論理値“１′″を出力する。従って２人力Ｎ Ａ Ｎ
ＤゲートＧ３は論理値“Ｏｏを出力する。
この結果、出力されるキャリー信号ｙｙは、プリチャー
ジ期間後、入力されたキャリー信号ＣＩ＝０が伝達され
出力される。
ジ期間後、入力されたキャリー信号ＣＩ＝０が伝達され
出力される。
算術演算回路３Ａｋにおいて、和信号Ｓ （２に−１）
はσＩ＝０．ＬＳ＝１により論理値” ｏ ”となる、
また、インバータゲートＩ、は、入力がＬＳ＝ｌにより
論理値°“０″を出力し、２人力ＮＯＲゲートＧ４は、
入力がＣＩ＝Ｏとインバータゲート１３の出力が論理値
“′Ｏ”により論理値“１′′を出力する。従ってＬＣ
＝１と２人力ＮＯＲゲートＧ 、ｓの出力を入力とする
２人力Ｎ ＯＲゲートＧ５は論理値゛０″を出力する。
はσＩ＝０．ＬＳ＝１により論理値” ｏ ”となる、
また、インバータゲートＩ、は、入力がＬＳ＝ｌにより
論理値°“０″を出力し、２人力ＮＯＲゲートＧ４は、
入力がＣＩ＝Ｏとインバータゲート１３の出力が論理値
“′Ｏ”により論理値“１′′を出力する。従ってＬＣ
＝１と２人力ＮＯＲゲートＧ 、ｓの出力を入力とする
２人力Ｎ ＯＲゲートＧ５は論理値゛０″を出力する。
２人力ＮＯＲゲートＧ、とＨ６＝１により８２には、論
理値゛ｏ ”となる。
理値゛ｏ ”となる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、第７図に示された第２の従来例に本発明
を適用したものであり、入力データ（Ａ１６・・・ＡＩ
）の最上位ビットからの°″ＯＯパ続するビット数を
検出する際に、論理演算処理部ＩＣ１〜ＩＣ８により２
ビツトずつ論理演算処理を行い、その２ビツト分の論理
演算処理結果により、キャリー信号伝達制御部２Ｃ１〜
２Ｃ８の１つのトランジスタＴ、のオン・オフを行い前
段から入力されたキャリー信号ＣＩを次段へ伝達制御す
るようにしたものである。
を適用したものであり、入力データ（Ａ１６・・・ＡＩ
）の最上位ビットからの°″ＯＯパ続するビット数を
検出する際に、論理演算処理部ＩＣ１〜ＩＣ８により２
ビツトずつ論理演算処理を行い、その２ビツト分の論理
演算処理結果により、キャリー信号伝達制御部２Ｃ１〜
２Ｃ８の１つのトランジスタＴ、のオン・オフを行い前
段から入力されたキャリー信号ＣＩを次段へ伝達制御す
るようにしたものである。
従って、キャリー信号の伝達を従来例の半数のトランジ
スタで行うことができ、全体の処理時間を短縮すること
ができる。
スタで行うことができ、全体の処理時間を短縮すること
ができる。
ＳＡＣ検出回路６Ｃ１〜６Ｃ８によって検出されたデー
タは２進数変換回路３０により２進数に変換され、２進
数で最上位ビットからの“Ｏｏ“の連続するビット数が
表示される。
タは２進数変換回路３０により２進数に変換され、２進
数で最上位ビットからの“Ｏｏ“の連続するビット数が
表示される。
第４図は本発明の第３の実施例を示す回路図である。
この実施例は、第８図に示された第３の従来例に本発明
を適用したものであり、２つの入力データ（Ａｚｎ−Ａ
ｔ ） 、 （Ｂ２ｎ−Ｂｔ ）の大小を判断するの
に、論理演算処理部１Ｅ１〜ＩＥｎにより、入力データ
（Ａｚｎ−Ａ ｔ ＞ 、 （Ｂ ２ｎ−Ｂ Ｉ＞の
対応する２ビツトずつの比較演算処理を行ない、この２
ビツトずつの比較演算処理結果により、キャリー信号伝
達制御部２Ｅ１〜２Ｅｎの１つの１−ランジスタＴＮ、
のオン・オフを行い、前段から入力されたキャリー信号
ＣＩを次段へ伝達制御するよ、うにしたものである。
を適用したものであり、２つの入力データ（Ａｚｎ−Ａ
ｔ ） 、 （Ｂ２ｎ−Ｂｔ ）の大小を判断するの
に、論理演算処理部１Ｅ１〜ＩＥｎにより、入力データ
（Ａｚｎ−Ａ ｔ ＞ 、 （Ｂ ２ｎ−Ｂ Ｉ＞の
対応する２ビツトずつの比較演算処理を行ない、この２
ビツトずつの比較演算処理結果により、キャリー信号伝
達制御部２Ｅ１〜２Ｅｎの１つの１−ランジスタＴＮ、
のオン・オフを行い、前段から入力されたキャリー信号
ＣＩを次段へ伝達制御するよ、うにしたものである。
従って、キャリー信号の伝達を従来を従来例の半数のト
ランジスタで行うことができ、全体の処理時間を短縮す
ることができる。
ランジスタで行うことができ、全体の処理時間を短縮す
ることができる。
以上説明したように本発明は、入力データを複数ビット
ずつの組に分割し、これら分割された各組に対応してそ
れぞれ論理演算処理部及びキャリー信号伝達部を設け、
これら各組ごとに対応する複数ビットの論理演算処理結
果に従って前段から入力されたキャリー信号の次段への
伝達を制御する構成とすることにより、キャリー信号の
伝達に要するトランジスタの数を低減することができる
ので、キャリー信号の伝達時間を短縮することができ、
従って全体の処理速度を速くすることができる効果があ
る。
ずつの組に分割し、これら分割された各組に対応してそ
れぞれ論理演算処理部及びキャリー信号伝達部を設け、
これら各組ごとに対応する複数ビットの論理演算処理結
果に従って前段から入力されたキャリー信号の次段への
伝達を制御する構成とすることにより、キャリー信号の
伝達に要するトランジスタの数を低減することができる
ので、キャリー信号の伝達時間を短縮することができ、
従って全体の処理速度を速くすることができる効果があ
る。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
すブロック図及びこの実施例の膜処理部の具体例を示す
回路図、第３図及び第４図はそれぞれ本発明の第２及び
第３の実施例を示す回路図、第５図及び第６図はそれぞ
れ従来の論理回路の第１の例を示すブロック図及びこの
例の膜処理部の具体例を示す回路図、第７図及び第８図
はそれぞれ従来の論理回路の第２及び第３の例を示す回
路図である。 ＩＡ１〜ＩＡｋ〜ＩＡ８．ＩＢＩ〜ＩＢｉ〜ｌＢ１６．
ＩＣＩ〜ＩＣ８，ＩＤ１〜１Ｄ１６１Ｅ１〜１Ｅｎ、Ｉ
Ｆ１〜ＩＦ２ｎ・・・論理演算処理部、２Ａ１〜２Ａｋ
〜２Ａ８．２Ｂ１〜２Ｂｉ〜２Ｂ１６．２Ｃ１〜２Ｃ８
，２Ｄ１〜２Ｄ１６．２Ｅ ｉ−〜２Ｅｎ〜２Ｅ２ｎ−
キャリー信号伝達制御部、３Ａ１〜３Ａｋ〜３Ａ８．３
Ｂ１〜３Ｂｉ〜３Ｂ１６・・・算術演算回路、４Ａ１〜
４Ａ１く〜４Ａ８．４Ｂ１〜４Ｂｉ〜４Ｂ１６・・・膜
処理部、５Ｃ１〜５Ｃ８，５Ｃ１〜５Ｃ１６−・・演算
回路、６Ｃ１〜６Ｃ８，６Ｄ１〜６Ｄ１６−３ＡＣ検出
回路、７Ｅ１〜７Ｅｎ、７Ｆ１〜７Ｆ２ｎ−・・比較回
路、１０．１ＯＡ・・・キャリー信号発生回路、２０．
２０＾、２０Ｂ・・・キャリー信号出力回路、３０・・
・２進数変換回路、４０・・・＋１信号生成回路、ＴＮ
、 ＴＮｌ、 ＴＮ２・・・ＮチャネルＭＯＳ型のトラ
ンジスタ、Ｔｐ・・・ＰチャネルＭＯＳ型のトラジスタ
。
すブロック図及びこの実施例の膜処理部の具体例を示す
回路図、第３図及び第４図はそれぞれ本発明の第２及び
第３の実施例を示す回路図、第５図及び第６図はそれぞ
れ従来の論理回路の第１の例を示すブロック図及びこの
例の膜処理部の具体例を示す回路図、第７図及び第８図
はそれぞれ従来の論理回路の第２及び第３の例を示す回
路図である。 ＩＡ１〜ＩＡｋ〜ＩＡ８．ＩＢＩ〜ＩＢｉ〜ｌＢ１６．
ＩＣＩ〜ＩＣ８，ＩＤ１〜１Ｄ１６１Ｅ１〜１Ｅｎ、Ｉ
Ｆ１〜ＩＦ２ｎ・・・論理演算処理部、２Ａ１〜２Ａｋ
〜２Ａ８．２Ｂ１〜２Ｂｉ〜２Ｂ１６．２Ｃ１〜２Ｃ８
，２Ｄ１〜２Ｄ１６．２Ｅ ｉ−〜２Ｅｎ〜２Ｅ２ｎ−
キャリー信号伝達制御部、３Ａ１〜３Ａｋ〜３Ａ８．３
Ｂ１〜３Ｂｉ〜３Ｂ１６・・・算術演算回路、４Ａ１〜
４Ａ１く〜４Ａ８．４Ｂ１〜４Ｂｉ〜４Ｂ１６・・・膜
処理部、５Ｃ１〜５Ｃ８，５Ｃ１〜５Ｃ１６−・・演算
回路、６Ｃ１〜６Ｃ８，６Ｄ１〜６Ｄ１６−３ＡＣ検出
回路、７Ｅ１〜７Ｅｎ、７Ｆ１〜７Ｆ２ｎ−・・比較回
路、１０．１ＯＡ・・・キャリー信号発生回路、２０．
２０＾、２０Ｂ・・・キャリー信号出力回路、３０・・
・２進数変換回路、４０・・・＋１信号生成回路、ＴＮ
、 ＴＮｌ、 ＴＮ２・・・ＮチャネルＭＯＳ型のトラ
ンジスタ、Ｔｐ・・・ＰチャネルＭＯＳ型のトラジスタ
。
Claims (1)
- 【特許請求の範囲】 １、２進数表示の入力データを所定の複数ビットずつの
組に最下位側、最上位側の何れか一方から順次分割し、
これら分割された各組の入力データに対しそれぞれ所定
の論理演算処理を行う複数段の論理演算処理部と、これ
ら各論理演算処理部と対応して設けられ、対応する前記
論理演算処理部の論理演算処理結果に従って入力された
キャリー信号の次段への伝達を制御するキャリー信号伝
達制御部とを有することを特徴とする論理回路。 ２、論理演算処理部の論理演算処理内容が、２つの入力
データの論理算術演算処理である請求項１記載の論理回
路。 ３、論理演算処理部の論理演算処理内容が、入力データ
の上位ビット、下位ビットの何れか一方からの“０”の
連続であるか否かを検出する処理である請求項１記載の
論理回路。 ４、論理演算処理部の論理演算処理内容が、２つの入力
データの大、小を判別する比較演算処理である請求項１
記載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315793A JPH03175530A (ja) | 1989-12-04 | 1989-12-04 | 論理回路 |
| EP97112969A EP0811907A1 (en) | 1989-12-04 | 1990-12-04 | Leading zero detector |
| EP19900123250 EP0431570A3 (en) | 1989-12-04 | 1990-12-04 | Logical circuit |
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