JPH03175656A - 回路遅延情報解析システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回路遅延情報解析システムに関する。

〔従来の技術〕

従来、回路図入力装置を用いて回路図データを入力し、
この回路図データから発生した回路接続情報と既存のレ
イアウトセルライブラリとを用いてＬＳＩの自動レイア
ウトを行うことが盛んに行われている。この柿の設計法
では、自動レイアウト前及び自動レイアウト後に回路遅
延情報解析を行うのが評通である。この回路遅延情報解
析の具体的な内容としては、設計規則チエツク、遅延シ
ミュレーション、遅延解析等が組合わされて行われる。

第５図は従来の回路遅延情報解析システムの処理対象で
ある、レイアウトされるセル間の伝達遅延時間を説明す
る為のブロック図である。

第５図において、セル５１ａの出力はセル５１ｂ。

５１ｃの入力端子に接続されている。セル５１ｂ。

５１ｃの入力端子には入力容量Ｃｂ、Ｃｃが存在し、そ
れぞれＣＧｂ、ＣＧｃで表される大きさを持っている。

一般に伝達遅延時間は次の（１）式で求められる。

Ｔｐｄ＝ＴｐｄＯ＋（Ｃｗ−１−Ｃｉｎ）ＸＤｃ・・・
（１） （ＴｐｄＯ＝燕負荷時遅延時間） （Ｔｐｄ＝伝達遅延時間） （Ｃｗ　＝配線容１） （Ｃｉｎ＝次段の入力容量の和） （Ｄｃ＝遅延係数＝容量辺りの伝達遅延時間）従って、
セル５１ａの伝達遅延時間Ｔ　ｐ　ｄ　ａは次の（２）
式で表される。

Ｔｐｄａ＝ＴｄｐＯａ＋（Ｃｗ＋　（ＣＧｂ＋ＣＧｃ　
））ＸＤｃ　ａ　　　　−−−（２）（Ｄｃａ＝セル５
１ａの遅延係数） （Ｔ　ｐ　（ｌ　Ｏａ−セル５１　ａ（７）ｉ負荷時の
遅延時間） ＬＳＩの回路遅延情報解析では、各セルについてＣｗ及
びＣｉｎを考慮した場合にその回路が正常に動作するか
どうかを検誰することが主眼となる。しかしながら、あ
るセルについてのＣＷやＣｉｎが最終的に決定されるま
でには、レイアウト面積や回路遅延に関して様々な検討
を行う。実際のＬ　Ｓ　Ｊ設計においては、回路遅延情
報解析は段階的に何度も行われるのが評通である。

以下、回路遅延情報解析システムにより、ゲートアレイ
設計の場合について述べる。

実際のＬＳＩ設計における回路遅延↑ｏ　’ｌｔｔ解析
作業の流れを説明したのが第６図である。

まず回路図データ入力（Ｓ　６１．　）が行われた後、
設計規則チエツク（８６３）が行われ、各セルに関する
ファンアウトチエツクが行われる。

ファンアウトとは規格ｆヒされたｆ＋荷容量値を用いて
各レイアウトセルの負荷に関する制限を表す為の概念で
ある。実際にはインバータの入力容量値を１として、負
荷容量値を表す事が多い。

これはファンアウト数の増加に伴って、信号の立つ上が
り時間、立つ下がり時間が大きくなり、伝搬遅延時間の
見積もり精度が悪くなること、および、立ち上がり時間
、立ち下がり時間が極端に大きくなった場合にはフリッ
プフロップでのデータスルーを生じ、正常な論理動作を
維持できなくなるためである。各セルについて、ファン
アウト数を越えないように設計する必要があり、この為
のチエツクを行うのが設計規則チエツクである。

このチエツクでは負荷となる値のセルの入力容量に関す
るチエツクが行われる。設計規則チエツクの段階では（
１）式におけるＣｗは考慮されず、Ｃｉｎの制限事項に
ついてのみの検証が行われる。

続いて自動レイアウト前の遅延シミュレーションが行わ
れる（Ｓ６４）。この時点では実際のレイアウトにおけ
る配線による負荷は不明なので、仮配線長による遅延シ
ミュレーションが行われる。これは各レイアウトセルに
仮想的な配線長による負荷を一律に付加してシミュレー
ションを行うものである。この遅延シミュレーションの
段ト１？では、（１）式におけるＣｗとして仮想的な配
線長が、Ｃｉｎとしては実際のｆ直が名１・寒されてい
る。

この遅延シミュレーションで問題がないことが確認され
ると、次に自動レイアウトが行われる（Ｓ６６）。

自動レイアウトの結果、実配線長が定まる。そして実配
線長による遅延シミュレーションを行う（Ｓ６８）。こ
の段階の遅延シミュレーシ・１ンでは、（１）式におけ
るＣｗとして実際の配線長か、Ｃｉｎとしては実際の値
が用いられる。

第６図中の自動レイアウト（Ｓ６６）ｌよ通常数回行わ
れ、チップサイズや遅延動作に関して最適な結果が選択
される。すなわち、実配線長による負荷条件での遅延シ
ミュレーションは枚数同行われるのが普通である。

上述の設計方法の前提として、実際の回路では配線によ
る負荷Ｃｗは次段の入力容量による負荷Ｃｉｎに比べて
十分小さいということがある。この前提の元に、まず設
計規則チエツクでＣｗを考Ｊ、、１１：　Ｌない状態で
の検証を行い、遅延に関する基本的なエラーを排除する
。

次に、Ｃｗを考慮した遅延シミュレーションを行うが、
自動レイアウトを行うまでは実際の配線長は不明なので
、仮想的な配線長を考慮する。従来、ゲートアレイの分
野で用いられていた仮配線長は３叩前後である。この配
線長の根拠として、あるチップサイズの範囲で配線長の
分布を調べた時に大吉の配線は３開以下の配線長を持っ
ているという統計データがある。

従って、自動レイアラＩ・を行った後の実配線長は仮配
線長とほとんど異ならないので、この段階に至って重大
な遅延に関するエラーが発見される確率は低い。配線長
が異なったとしても、ＣｗはＣｉｎに比べて十分小さい
ので遅延の大きなエラーにはなりにくい。

〔発明が解決しようとする課題〕

上述した従来の回路遅延情報解析システムは、配線容量
Ｃｗを考慮しない解析、仮配線長の配線容量Ｃｗを考慮
した解析、実配線長の配線容量Ｃｗを考慮した解析とい
う段階を踏む構成となっているので、Ｃｗ（（Ｃｉｎと
いう前提が成立するゲートアレイ等に対しては有効であ
るが、スタンダードセル方式のＬＳＩ、特にＣＰＵコア
を含むＬＳＩに対しては有効でないという欠点がある。

その理由は、ＣＰＵコアを含むマイクロコンピュータ等
のＬＳＩでは、バス配線を必ず含み、その配線長は非常
に長いのが普通である。実際の例として、バス配線長が
２０〜３０ｍｍに及ぶことも珍しくない。

このマイクロコンピュータ等のＬＳＩでは、ゲートアレ
イ等とは異なりバス配線やクロック信号線は非常に大き
な配線容量を持つので、これらの配線に対して平均的な
仮配線長を対応させて遅延シミュレーションを行うこと
は無駄である。

以上述べたように、ＣＵＰコアを含むスタンダードセル
方式のＬＳＩ設計においては、特異的に長い配線長を考
慮した設計規則チエツクや遅延シミュレーションを行う
ことが重要であり、このための設計環境が無いことがＬ
ＳＩ開発上の大きな障害となっていた。

本発明の目的は、特異的に長い配線長をもつ、ｃ　ｐ　
ｕコアを含むスタンダードセル方式のＬＳＩの設計に対
しても有効かつ無駄のない解析を行うことができる回路
遅延情報解析システムを提供することにある。

〔課題を解決するための手段〕

本発明の回路遅延情報解析システムは、対象とする回路
の回路図データと対応する第１の回路接続情報を入力す
る回路図データ入力手段と、前記第１の回路接続情報と
この第１の回路接続情報が中間結果及び最終結果により
更新された第２の回路接続情報とを表示する表示手段と
、前記第１及び第２の回路接続情報に含まれるセルを指
定するセル名指定手段と、このセル名指定手段で指定さ
れたセルの負荷となる配線長を入力する配線長入力手段
と、前記指定されたセルに前記入力された配線長の負荷
を付加してこのセルの遅延時間を計算する回路遅延計算
手段と、この回路遅延計算手段により計算された遅延時
間を含む前記中間結果及び最終結果により前記第１及び
第２の回路接続情報を更新する回路接続情報書込手段と
、前記第１及び第２の回路接続情報を格納する回路接続
情報格納手段と、この回路接続情報格納手段に格納され
ている回路接続情報を出力する出力手段とを有している
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック目である。

この実施例は、対重とする回路の回路図データと対応す
る第１の回路接続情報を入力する回路図データ入力手段
１と、第１の回路接続情報とこの第１の回路接続情報が
中間結果及び最終結果により更新された第２の回路接続
情報とを表示する表示手段２と、第１及び第２の回路接
続情報に含まれるセル名を指定するセル名指定手段３と
、このセル名指定手段３で指定されたセルの負荷となる
配線長を入力する配線長入力手段４と、指定されたセル
に入力された配線長の負荷を付加してこのセルの遅延時
間を計算する回路遅延計算手段５と、この回路遅延計算
手段５により計算された遅延時間を含む中間結楳及び最
終結果により第１及び第２の回路接続情報を更新する回
路遅延情報書込手段６と、第１及び第２の回路接続情報
を格納する回路接続情報格納手段７と、この回路接続情
報格納手段７に格納されている回路接続情報を出力する
出力手段８とを有する１７４成となっている。

次に、この実施例の具体的な動作について説明する。こ
の実施例の各手段は、具体的には例えば次のような構成
となっている。

回路図データ入力手段１：マウス、フロッピーディスク
装置及び回路図エディタプログラム表示手段２：ＣＲＴ
デイスプレィ セル名指定手段３：キーボード 配線長入力手段４：キーボード 回路遅延計算手段５：回路遅う１（計算プログラム回路
遅延計算手段６：回路遅延情報書込みプログラム 回路接続情報格納手段７：磁気ディスク契置出力手段８
：フロッピーディスク装置 また、回路接続情報は、大きく分けて、接続に関する情
報と、表示に関する情報と、入力室）、（二に関する情
報と、ファンアウト制限４〆ｆと、表示にｊ÷１１する
情報と　ｌ（７，７層パス名に関する・ｆｌ？報と、ｆ
ｔ　ｒ：年Ｅ’：壕と、遅延に関する情報とが、ｐ＞る
。

接続に関する＋？′Ｉ報は、各セル間の接続間１系をノ
モしている。表示に関する情報は、各セルを表示する為
の座標や色、大きさ等に関する情報を表している。階層
パスに関する情報は、各セルが存在する階層構造内の位
置をバス名を用いて表している。負荷容量は、セルの出
力端子から負荷側をもち配線及び次段の入力容量による
負荷容量を表している。遅延に関する情報は、各セルの
＝ｉｑ荷時の遅延時間、遅延係数、配線長による負荷条
件における遅延時間を表している。

本システムの入力データとして、第２図に示された回路
図の回路図データを考える。この回路図データに対応す
る回路接続情報は、第３図に示されたポインタＰで結ば
れたりスト構造を有しているものとする。第３図中の太
線で示されたタグがリーフセル（実データ）ＬＣを表し
ている。このプロパティ（ｐｒｏｐｅｒｔｙ）のデータ
構造のフォーマットを示したのが第１表である。

第１表から明らかにように各セルのプロパティ＋１１報
を参照することにより、そのセルの機能名、固有名（ユ
ニーク名）が分かる。また入力信号名、出力信号接続先
を参照することにより、そのセルに接続されるべき他の
セルの出力信号や、そのセルの出力信号が分かる。入力
容量の項を参照することにより、セルの入力容量が分か
る。この入力容量値は回路遅延計算手段５の回路遅延計
算プログラムで用いられる。ファンアラ１〜制限を参照
することによりセルの出力端子のファンアウト制限が分
かる。このファンアラ）・制限値は後に述べる設計規則
チエツクで用いる。さらに、回路図データ手段１の回路
図エディタプログラム表示と手段２のＣＲＴデイスプレ
ィを用いて、セルを表示する時のセルシンポルの原点座
標や表示色、また表示の際の寸法が分かる。加えて、そ
のセルのある特定の階層構造の中での参照名（階層バス
名）が分かる。負荷容量はセルの出力端子から姑た配線
と次段の入力容量による負荷容量性を表す。この負荷容
量値は回路遅延計算手段５の回路遅延計算プログラムで
用いられる。

遅延に関する情報には大きく分けて３柿類ある。遅延時
間０（無工１荷時）、遅延係数、遅延時間（負荷時）は
従来の技術の項で述べたＴ　ｐ　ｄＯ，Ｄｃ＝Ｔｐｄに
それぞれ相当する。

以下、第２図に示された回路図に対して、この実施例に
よる遅延解析を行う場汗の動作について説明する。

第４図はこの実施例の動作を説明するためのフローチャ
ートである。

第１表 第２図の回路図は、回路図データ入力手段１のマウス及
び回路図エディタプログラムを用いて入力され、回路接
続情報格納手段７に格納される。

この時の回路接続情報のデータ構造は第３図に示される
。第２図の回路図中、配線４０２はバス配線であるとす
る。この時の第３図中のセル４０というセルの持つプロ
パティ情報を第２表に示す。

第２表 次に、設計規則チエツクを行うことになるが、この時に
はバス配線による負荷を予測した上で行う。第２図の配
線４０２の接続されるバス配線の長さは、チップの初期
配置設計を行うことでおおよそ求めることができる。こ
うして得られた配線長による負荷を回路接続情報格納手
段７に既に格納されている上記回路接続情報に盛込み、
それを出力手段８により本回路遅延情報解析システムの
外部に出力し、この回路接続情報を参照して設計規則チ
エツクを行う。

１２」、下、第４図のフローチへ・−トに従って上記配
線長の負荷を回路接続情報に悠込む処理について説明す
る。

まず、第１図のセル名指足手段３であるキーボードによ
り、セル４０を指定する。この方法としては第３図のリ
スト構造からなる回路接続情報を検索し、・１０という
ブイレフＩ・りのポインタＰを貼（・■け、そのポイン
タＰが指しているリーフセルｌ、　Ｃのプロパティ情報
を９　ｉｌｉする。

次に　配線丘入力手段１１のキーボードを用い゛ζセル
４０の負荷となる配線長Ｗを入力する。

次に、第２表のプロパティ情報から、セル４０の出力が
接続されているセルの名称４１，４２４３．４４を参照
する。

次に、セル４１，４２，４３．４４のプロパティ情報か
らそれぞれのセルの入力容量を参照する。

前述の配線長Ｗの値と入力容量（直とを用いて、回路遅
延計算手段５の回路遅延計算プロクラムの中に記述され
ている次式の計算をする。

ＣＷ４０＝ＷＸＬＣ＋ＣＧ４１＋ＣＧ４２＋ＣＧ４３　
＋ＣＧ４４　＝２．Ｏ１ｐｆｌ（Ｌ　ｃ−配線容量係数
［ｐｆ／曲］）（ＷｘＬｃ＝１．２　　［ｐ　ｆ　］　
）（ＣＧ４１−セル４■の入力容ａ　＝　ｏ２［ｐｒ＋
＞（ＣＧ４２−セル４２の入力宵ｉｉ）、　＝　１１．
：！［ｌｌｆ］フ（ＣＧ４３＝セル４３の入力容量−０
，２ｆｐｆｉ）（ＣＧ４４−セル４４の入力容量−ｏ、
２（ｐｒｌ、）次に、回路遅延計算手段５により得られ
たＣ　ｗｔｌｏの値を回路遅延情報書込手段６により回
ｉ？３　接枝情報格納手段７の既に書込まれている回路
接続情報の中に書込む。この時の回路接続情報格納手段
７に格納されているセル４０の最新のプロパティ情報を
第３表に示す。

第３表のプロパティ情報を回路接続情報格納手段７から
読出し、出力手段８により本回路遅延情報解析システム
の外部に出力する。

外部に出力されたセル４０のプロパティ情報を参照し、
ファンアウト制限性と先に求めた負荷容、ｌｃｗの値を
行うことができる。例えば１フアンアウト当たりの容量
値を０．１５ｐ　ｆとすると、第３表のファンアウト制
限１０は負荷容量が１．５ｐｆ以下でなければならない
ことを示している。第３表で頁荷容量は２ｐｆなのでフ
ァンアウト制限に違反していることは明白である。この
設計規則チエツクプログラムは単なる２つの数値の比較
を行うプログラムなので極めて容易に構成できる。設計
規則チエツクの段階ではＴｐｄの値は不要なので、第４
図の伝達遅延時間計算の処理（８４５）は省略した。

第３表 次に、この実施例を用いて遅延シミュレーションを行う
場合には、まず上記設計規則チエツクの場合と同じよう
に、セル名４０を指定し配線長を入力する。

次に、セル４０の負荷容量Ｃｗ　４０を用いてセル４０
のセル伝達遅延時間Ｔｐｄ４０を求める。

この時にはセル４０のプロパティ情報から無負荷時の伝
達遅延時間及び遅延係数を求めて、回路遅延計算手段５
にプログラムとして記述されている次式により計算する
。

Ｔ　１）　ｄ　４０　＝　Ｔ　ｐ　ｄ　Ｏ４０＋　Ｃｗ
　４０　Ｘｃ４０ ０．８＋　２　Ｘ　Ｏ，１２ １，０４［ｎ　ｓ　］ 次に、回路遅延計算手段５により得られたＴｐｃｆ−４
０の値を回路遅延書込手段６により回路接続情報格納手
段７の既に書込まれている回路接続情報の中に書込む。

この時の回路接続情報格納手段７に格納されているセル
４０の最新のプロパティ情報を第４表に示す。

第４表のプロパティ情報を回路接続情報格納手段７から
読出し、出力手段８により水回路ｆｉ延情報解析システ
ムの外部に出力する。

第４表 外部に出力されたセル４０のプロパティ情報の遅延時間
Ｔｐｄ４０を参照し遅延シミュレーションを行う。Ｔｐ
ｄは遅延シミュレーションにおいて極−射的に用いられ
る値である。

遅延シミュレーションは第６図に示したようにレイアウ
ト前とレイアウト後に行われるが、レイアｒ′７ト前の
遅延シミュレーションの場合には配線長として、前述の
ように初期配置設計において求められたｆＩｔＣを入力
すればよい。レイアウト結果の遅延シミュレーションに
おいては実際のレイアウト結果から抽出された配線長を
入力すればよい。

以上の説明ではバス配線に接続されるセル４０について
論じたが、指定するセルは複数個でもよい。従って、こ
の実施例を繰返し用いることにより回路接続情報に含ま
れる任意のセルに対してイＬ意の配線長による負荷を負
荷することができる。

配線長については、し・イアウド前においては初期配置
設計等で求められた実際の値に近い配線長を用いること
ができる。このような配線長による負荷を用いて上述の
ように設計規則チエツクや遅延シミュレーションを行う
ことが可能になる。

本発明の他の実施例として、回路図データ入力手段１の
マウスの代わりにイメージスキャナまたはタブレットを
、表示手段２として液晶デイスプレィまたはプラズマデ
イスプレィを、セル名指定手段３及び配線長入力手段４
としてマウスを、回路接続情報格納手段７として光デイ
スク装置を、出力手段８として磁気テープ装置を用いる
こともできる。これらのハードウェアは従来広く用いら
れているものでよく、特別な仕様は必要ない。

また、回路遅延計算手段５及び回路遅延子ｎ報書個手段
６で処理する回路接続情報はりスト横持を持っていなく
てもよい。

〔発明の効果〕

以上説明したように本発明は、指定されたセルの負荷に
実情に即した配線長の配線を付加して遅延時間を算出す
る構成とすることにより、特異的に長い配線長をもつ、
ＣＰＵコアを含むＬＳＩの設計に対しても、有効かつ無
駄のない解析を行ううことかできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された実施例により処理される回路のブロッ
ク図、第３図は第１図に示された実施例により処理され
る回路接続情報のデータ構造図、第４図は第１図に示さ
れた実施例の動作を説明するためのフローチャート、第
５図は従来の回路遅延情報解析システムの動作を説明す
るための処理される回路のブロック図、第６図は従来の
回路遅延情報解析システムの動作を説明するためのフロ
ーチャートである。 １・・・回路図データ入力手段、２・・・表示手段、３
・・・セル名指定手段、４・・・配線長入力手段、５・
・・回路遅延計算手段、６・・・回路遅延情報ａ込手段
、７・・・回路接続情報格納手段、８・・・出力手段、
４０〜４４　、５１　ａ〜５１　ｃ−セル、５２，４０
２−・・配線、ＬＣ・・・リーフセル、Ｐ・・ポインタ
、Ｓ４１〜Ｓ４５　　Ｓ６１〜Ｓ６９・・・手順。

Claims (1)

【特許請求の範囲】
1. 　対象とする回路の回路図データと対応する第１の回路
   接続情報を入力する回路図データ入力手段と、前記第１
   の回路接続情報とこの第１の回路接続情報が中間結果及
   び最終結果により更新された第２の回路接続情報とを表
   示する表示手段と、前記第１及び第２の回路接続情報に
   含まれるセルを指定するセル名指定手段と、このセル名
   指定手段で指定されたセルの負荷となる配線長を入力す
   る配線長入力手段と、前記指定されたセルに前記入力さ
   れた配線長の負荷を付加してこのセルの遅延時間を計算
   する回路遅延計算手段と、この回路遅延計算手段により
   計算された遅延時間を含む前記中間結果及び最終結果に
   より前記第１及び第２の回路接続情報を更新する回路接
   続情報書込手段と、前記第１及び第２の回路接続情報を
   格納する回路接続情報格納手段と、この回路接続情報格
   納手段に格納されている回路接続情報を出力する出力手
   段とを有することを特徴とする回路遅延情報解析システ
   ム。