JPH03176892A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に論理回路と
メモリとを備えた半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

大型、超大型スーパーコンピュータは、ＣＰＵ（Ｃｅｎ
ｔｒａｌ　Ｐ　ｒｏｃｅｓｓｉｎｇ　Ｕ　ｎ１ｔ）と主
メモリ装置との間に、キャッシュメモリ（バッファメモ
リ）を介在させている。前記主メモリ装置は、記憶容量
が大量に必要とされるので、例えばＤＲＡＭで構成され
ている。

前記キャッシュメモリは、前記主メモリ装置内の情報の
うち所定の情報を読み込み、この読み込んだ情報を前記
ＣＰＵとの間で入出力する。また、このキャッシュメモ
リは、前ＨＨｃ　Ｐ　Ｕとの間で入− 出力の終った情報を、前記主メモリ装置に出力する。つ
まり、前記キャッシュメモリ、主メモリ装置の夫々は、
前記ＣＰＵから見て一つの記憶装置として働き、階層構
造の記憶装置を構成している。

前記キャッシュメモリは、例えば、前記主メモリ装置を
構成するＤＲＡＭと比べて動作速度が高速なＳＲＡＭと
、論理回路（ゲートアレイ部）から構成されている。Ｓ
ＲＡＭは、ＤＲＡＭと比べて、ＤＲＡＭのリフレッシュ
サイクルに相当する分動作速度が速い。前記論理回路は
、前記ＣＰＵから入力される論理アドレス（例えば３２
　［ｂｉｔｌ）を前記ＳＲＡＭ内で使用される物理アド
レス（例えば２４　［ｂｉｔ］）に変換する。

このように、スーパーコンピュータは、前記ＣＰＵと主
メモリ装置との間にキャッシュメモリを設けたことによ
り、主メモリで大容量の記憶容量を確保することができ
ると共に、キャッシュメモリで動作速度を高速化するこ
とができるので、全体としては、大容量で高速な演算処
理が可能となる。

次に、前記キャッシュメモリの構成を、具体的に説明す
る。

前記キャッシュメモリは、単結晶珪素の方形状の半導体
基板で構成されている。この半導体基板の周辺部には、
入出力回路が配置されている。また、この入出力回路が
配置されている領域の近傍には、ポンディングパッドが
配置されている。

前記論理回路は、前記入出力回路で周囲を規定された領
域内において、前記半導体基板の中央部に配置されてい
る。

前記ＳＲＡＭは、複数個のブロック（ＲＡＭマクロセル
）に分割されている。この複数個に分割されたブロック
は、前記方形状の半導体基板の一辺に沿って配置された
入出力回路と、対向する他の一辺に沿って配置された入
出力回路の夫々と、前記論理回路との間の領域内に配置
されている。

前記ＳＲＡＭの分割されたブロックの夫々は、主に、入
力ラッチ回路、デコーダ回路、メモリセルアレイ部、セ
ンスアンプから構成されている。

前記ＳＲＡＭは、例えば４個のブロックに分割− ４ され、論理回路を中心に前記−辺側、それと対向する他
の一辺側の夫々に、前記論理回路に沿って配置されてい
る。この４個に分割されたブロックの夫々は、前記論理
回路側から入力ラッチ回路。

Ｙデコーダ回路、センスアンプ、メモリセルアレイ部の
夫々を配置して構成されている。

前記４個に分割されたブロックのメモリセルアレイ部は
、このブロック内において２分割されている。つまり、
キャッシュメモリに搭載されたＳＲＡＭのメモリセルア
レイ部は、８個に分割されて配置されている。前記ブロ
ック内の２個に分割されたメモリセルアレイ部間には、
Ｘデコーダ回路、ワー）り１（ライバ回路の夫々が配置
されている。

前記８個に分割されたメモリセルアレイ部の夫々には、
１　［ｂｉｔ］の情報を記憶するメモリセルが行列状に
複数配置されている。このメモリセルは、メモリセルア
レイ部を延在する相補性データ線とワード線との交差部
に配置されている。

この種の技術に関しては、例えば、アイ・イー・イー・
イー、インターナショナル・ソリッドステイト・サーキ
ッツ・コンファレンス（１，９８９年）第２６頁乃至第
２７頁及び第２７８頁（ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　５ｏｌｉｄ−ｓｔａｔｅ　Ｃ１ｒｃｕｊ、ｔ
ｓ　Ｃｏｎｆｅｒｅｎｃｅ。

（１９８９）、ｐｐ２６−２７．ρρ２７８）に記載さ
れている。

Ｃ発明が解決しようとする課題〕 しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前述のキャッシュメモリにおいては、前記入力ラッチ回
路に入力されたＸ系のアドレス信号は、前記入力ラッチ
回路から前記メモリセルアレイ部に沿って、前記−辺側
またはそれと対向する他の一辺側の方向に前記Ｘデコー
ダ回路まで伝送されるので、前記入力ラッチ回路から、
前記Ｘデコーダ回路までＸ系のアドレス信号を伝送する
のに相当する分、信号伝送遅延が発生し、動作速度が低
下するという問題があった。

本発明の目的は、メモリと論理回路を備えた半導体集積
回路装置において、動作速度を高速化することが可能な
技術を提供することにある。

６− 本発明の他の目的は、前記メモリと論理回路を備えた半
導体集積回路装置において、高集積化を図ることが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明Ｉ書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）論理回路からラッチ回路を介してデコーダ回路に
アドレス信号を入力し、該アドレス信号に基づいてメモ
リセルアレイ部の所定のメモリセルを選択する半導体集
積回路装置において、前記論理回路と前記メモリセルア
レイ部との間の領域に、前記論理回路側からラッチ回路
、Ｘ／Ｙデコーダ回路の夫々を配置する。

（２）論理回路からラッチ回路を介してデコーダ回路に
アドレス信号を入力し、該アドレス信号に基づいて複数
個のうちの所定のメモリセルアレイ部のメモリセルを選
択する半導体集積回路装置において、前記論理回路の外
周に沿って前記複数個のメモリセルアレイ部を配置し、
該各々のメモリセルアレイ部間の領域に、該メモリセル
アレイ部から読み出された情報を演算する専用論理回路
を配置し、前記メモリセルアレイ部と前記論理回路との
間の領域に、前記論理回路側からラッチ回路。

Ｘ／Ｙデコーダ回路の夫々を配置する。

Ｃ作　　用〕 前述した手段（１）によれば、ラッチ回路とＸデコーダ
回路との間の距離は小さくなるので、両者間の配線長は
短かくなり、Ｘ系のアドレス信号の配線における信号伝
送遅延は低減される。これにより、半導体集積回路装置
の動作速度を高速化することができる。

前述した手段（２）によれば、メモリセルアレイ部から
の出力を演算する専用論理回路を前記論理回路と別の領
域に独立に配置し、専用論理回路を最適化することがで
きるので、専用論理回路の占有面積を小さくし、半導体
集積回路装置の高集− ８ 積比を図ることができる。

また、同時に、メモリセルアレイ部と専用論理回路との
間の配線の長さは短かくなるので、配線の信号伝送遅延
は小さくなり、半導体集積回路装置の動作速度を高速化
することができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

本発明の一実施例であるＳＲＡＭと論理回路とを備えた
半導体集積回路装置（キャッシュメモリ）を、第１図（
全体構成の概略を示す回路ブロック図）を用いて説明す
る。この半導体集積回路装置は、コンピュータのＣＰＵ
と主メモリ装置との間に介在し、キャッシュメモリとし
て使用される。

第１図に示すように、前記半導体集積回路装置は、方形
状の半導体基板１で構成されている。この半導体基板１
は、例えば単結晶珪素で構成されている。

前記半導体基板１の周辺部には、入出力回路２が配置さ
れている。また、この入出力回路２が配置されている領
域の近傍には、図示しないポンディングパッドが複数個
配置されている。この入出力回路２及びポンディングパ
ッドの夫々を介して、前記半導体集積回路装置は、前記
主メモリ装置またはＣＰＵとの間で情報を入出力する。

前記入出力回路２は、本実施例の場合には、半導体集積
回路装置の外部（ＣＰ　Ｕ及び主メモリ装置）がＥＣＬ
（旦ｍｊ　ｔｔｅｒ旦ｏｕｐｌｅｄ　Ｌ　ｏｇｉｃ）構
成の場合を想定しているので、外部のＥＣＬ回路と、内
部のＳＲＡＭ及び論理回路（３）を構成するＣＭＯ８（
相補型ＭＩＳＦＥＴ）回路との間のレベル変換を行なう
。

前記入出力回路２で周囲を規定された領域内において、
前記半導体基板１の上下方向の中央部には、論理回路（
ゲートアレイ部）３が配置されている。この論理回路３
は、前記入出力回路２を介して前記ＣＰＵから入力され
る論理アドレス（例えば３２　［ｂｉｔ］）を、ＳＲＡ
Ｍ内のアドレス信号であり一 １〇− る物理アＩくレス（例えば２４　［ｂｉｔｌ）に変換す
る。

前記論理回路３と前記入出力回路２とで周囲を規定され
た領域内には、ＳＲＡＭを構成するＲＡＭブロック（Ｒ
ＡＭマクロセル）４が配置されている。このＲＡＭブロ
ック４は、２４　［ｂｉｔｌ同時読み出し可能な２　［
ｋｗ］　Ｘ　２４　［ｂｉｔｌの２面構成になっている
。このＲＡＭブロック４は、主に、入力ラッチ回路７、
デコーダ回路８、メモリセルアレイ部５、センスアンプ
（１３）、レベル変換回路（！４）の夫々から構成され
ている。また、このＲＡＭブロック４には、前記メモリ
セルアレイ部５から読み出された情報を演算する専用論
理回路（１５，１６）が設けられている。このＲＡＭブ
ロック４の夫々は、前記論理回５ｌｔ３を対称軸とする
鏡面対称で構成されている。

また、前記ＲＡＭブロック４は、前記論理回路３の上下
に分割され、更に」二下夫々の領域において左右方向に
分割されている。つまり、前記ＲＡＭブロック４は、４
分割されている。この４分割されたＲＡＭブロック４の
うちの一つを、第１図では、二点鎖線で囲って示す。

４個に分割された夫々のＲＡＭブロック４は、前記論理
回路３側から入力ラッチ回路７、デコーダ回路８、メモ
リセルアレイ部５の夫々を配置して構成されている。こ
の入力ラッチ回路７、デコーダ回路８の夫々は、前記４
個に分割された夫々のＲ，Ａ　Ｍブロック４内において
、左右方向の中央部から２個に分割されている。この人
力ラッチ回路７には、ＲＡＭブロック４が２　［ｋｗ］
　Ｘ　２４　［ｂｉｔコの２面構成になっているために
、前記論理回路３で物理アドレスに変換された１　］、
　［ｂｉｔ］のアドレス信号が人力される。前記入力ラ
ッチ回路７は、この入力されたアドレス信号を一時保持
し、］１−［ｂｊ　ｔｌすべてを保持した後、クロック
信号に基づきこの１１　［ｂｉｔｌすべでのアドレス信
号を前記デコーダ回路８に出力する。

前記ＲＡＭブロック４において、前記入力ラッチ回路７
、デコーダ回路８が設けられている領域及びこのＲＡＭ
ブロック４の左右方向の中央部を除く領域には、前記論
理回路３に沿って前記メモ１− ２− リセルアレイ部５が配置されている。つまり、このメモ
リセルアレイ部５は、各ＲＡＭブロック４内において２
個に分割され、ＳＲＡＭ全体として、メモリセルアレイ
部５は８個に分割して配置されている。

前記ＲＡＭブロック４の中央部、すなわち、前記メモリ
セルアレイ部５間の領域には、前記センスアンプ（１３
）、レベル変換回路（１４）、専用論理回路（１５，１
６）の夫々を配置する領域６が設けられている。この領
域６を挾んで隣り合うメモリセルアレイ部５の夫々は、
前記領域６を対称軸とする鏡面対称で構成されている。

次に、前記ＲＡＭブロック４の細部の構成を、第２図（
第１図中−焦鎖線で囲った領域内を拡大して示す図）を
用いて説明する。第２図において、鎖線Ａ−Ａは、ＲＡ
Ｍブロック４の左右方向の中央を示している。

第２図に示すように、前記各ＲＡＭブロック４内におい
て、２個に分割されたメモリセルアレイ部５の夫々には
、上下方向にワード線ＷＬが延在し、左右方向に相補性
データ線ＤＬ及びＤ　Ｌが延在している。このメモリセ
ルアレイ部５には、行列状にメモリセル９が配置されて
いる。このメモリセル９の構成を、第３図（等価回路図
）に示す。

第３図に示すように、前記メモリセル９は、相補性デー
タ線ＤＬ、ＤＬとワード線ＷＬとの交差部分に配置され
ている。前記メモリセル９は、情報蓄積部（電荷ノード
を有する）として使用されるフリップフロップ回路及び
２個の転送用ＭＩＳＦＥＴＱｓよ及びＱＳ２で構成され
ている。フリップフロップ回路は、　２個の駆動用Ｍ、
ｌ５ＦＥＴＱｄ□とＱｄ２、及び２個の抵抗素子Ｒ工と
Ｒ２から構成されている。つまり、メモリセル９は、Ｍ
、ＴＳＦＥＴを主体に構成されているので、結果的にメ
モリセルアレイ部５は、ＭＩＳＦＥＴを主体に構成され
ている。

前記駆動用ＭＩＳＦＥＴＱｄ１とＱｄ２の夫々のトレイ
ン領域には、抵抗素子Ｒ工とＲ２の夫々を介在させて電
源電圧ＶＣＣが接続されている。駆動用ＭＩＳＦＥＴＱ
ｄ１とＱｄ２の夫々のソース領域には、１４− 基準電圧Ｖｓｓが接続されている。

前記領域６の左右方向の中央部には、第２図に示すよう
に、上下方向に向って延びる順序制御（アライナ）回路
１６が配置されている。この順序ｊｌｔ制御回路１６と
前記メモリセルアレイ部５との間の領域において、前記
メモリセルアレイ部５側からＹスイッチ回路１２、セン
スアンプ回路１３、レベル変換回路１４、パリチオチエ
ツク回路１５の夫々が配置されている。

前記デコーダ回路８は、Ｘデコーダ回路１０．Ｙデコー
ダ回路１１の夫々から構成されている。これらＸデコー
ダ回路１Ｏ１Ｙデコーダ回路１１の夫々は、ワード線Ｗ
Ｌ、Ｙ方向選択信号線ｙｓの夫々の立ち上げ速度を高速
化するために、バイポーラトランジスタを主体として構
成されている。前記Ｘデコーダ回路１０は、前記メモリ
セルアレイ部６と前記入力ラッチ回路７との間の領域に
おいて、前記メモリセルアレイ部５に沿って配置されて
いる。

前記Ｙデコーダ回路１１は、前記Ｙスイッチ回路１２と
前記論理回路３との間の領域において、前記Ｙスイッチ
回路１２に沿って配置されている。このＸデコーダ回８
１０及びＹデコーダ回路工！の夫々は、前記入力ラッチ
回路７から入力された１　１　　［ｂｉｔｌのアドレス
信号を、２１１すなわち２０４８の信号にデコードする
。このデコードされた２０４８のアドレス信号に基づき
、前記Ｘデコーダ回路１０はワード線ＷＬを、前Ｂｙデ
コーダ回路１１は前記Ｙスイッチ回＄１２を立ち上げ、
前記メモリセルアレイ部５内の所定のメモリセル９を選
択する。ここで、前記論理回路３と前記メモリセルアレ
イ部５との間の領域に、前記論理回路３側から前記入力
ラッチ回路７、Ｘ／Ｙデコーダ回路１０．１１の夫々を
配置したことにより、前記入力ラッチ回路７とＸ／Ｙデ
コーダ回路１０．１１との間の距離は、従来のキャッシ
ュメモリと比べて短かくなるので、前記入力ラッチ回路
７とＸ／Ｙデコーダ回路１０．１１との間の配線長は短
かくなり、アドレス信号の配線における信号伝送遅延は
低減される。これにより、半導体集積回路装置の動作速
度を高速化することができる。

５ ６− 次に、前記メモリセルアレイ部５からの情報の読み出し
動作を簡単に説明する。

前記メモリセルアレイ部５のメモリセル９に記憶されて
いる情報は、まず、前記データ線ＤＬ、Ｄ　Ｌの夫々か
らＹスイッチ回路１２を介してセンスアンプ回路１３で
増幅される。このセンスアンプ回路１３で増幅された情
報は、前記レベル変換回路１４に入力され、読み出され
た情報が１の場合には、電源電圧Ｖｃｃ（例えば５［Ｖ
ｌ）まで昇圧される。

次に、前記レベル変換回路１４から出力された情報は、
ＲＡＭブロック４外に出力されると共に、前記パリティ
チエツク回路１５に入力される。また、前記レベル変換
回路１４から出力された情報は、前記順序制御回路１６
に出力される。前記パリティチエツク回路１５は、入力
された情報の誤りチエツクを行なう。

前記順序制御回路１６は、この順序制御回路１６を挾ん
で隣り合う２個のメモリセルアレイ部５の夫々からの２
４　［ｂｊｔｌずつの情報を取り込み、この取り込んだ
４８　［ｂｉｔ］の情報の順序制御を行ない、２４　［
ｂｉｔ］の情報を出力する。この順序制御の行なわれた
情報は、前記論理回路３に出力されるか、同第２図中２
０ａ或いは２０ｂで示す経路のいずれかを介して前記入
出力回路２に出力される。

前記半導体集積回路装置は、ゲートアレイ手法が採用さ
れ、論理器ｇ３、ＲＡＭブロック４、入出力回路２等の
回路は、基本的にマクロセル（機能ブロック）として配
置されている。

このように、半導体集積回路装置（キャッシュメモリ）
の高速化を図るために、前記メモリセルアレイ部５と論
理回路３との間の領域において、前記論理回路３側から
入力ラッチ回路７、Ｘデコーダ回路１０の夫々を配置し
、Ｘ系のアドレス信号の伝送経路を規定すると、前記メ
モリセルアレイ部５からの情報の読み出し経路は、前記
Ｘ系のアドレス信号の伝送経路と直交する方向に規定さ
れる。このため、この読み出し経路に前記レベル変換回
路１４、パリティチエツク回路１５、順序制御回路１６
の夫々を配置している。この配置によれば、Ｘ系のアド
レス信号の伝送経路、情報の読み出し８ 経路の夫々を最適化（最短化）することができるので、
半導体集積回路装置の動作速度を高速化することができ
る。

以上説明したように、本実施例によれば、論理回路３か
ら入力ラッチ回路７を介してデコーダ回路８にアドレス
信号を入力し、このアドレス信号に基づいてメモリセル
アレイ部５の所定のメモリセル９を選択する半導体集積
回路装置において、前記論理回路３とメモリセルアレイ
部５との間の領域に、前記論理回路３側から人力ラッチ
回路７、Ｘ、／Ｙデコーダ回路８の夫々を配置する。こ
の構成によれば、入力ラッチ回路７とＸデコーダ回路８
との間の距離は小さくなるので、両者間の配線長は短か
くなり、Ｘ系のアドレス信号の配線における信号伝送遅
延は低減される。これにより、半導体集積回路装置の動
作速度を高速化することができる。

また、前記論理回路３の外周に沿って複数個のメモリセ
ルアレイ部５を配置し、この各々のメモリセルアレイ部
５間（ＲＡＭブロック４の２個のメモリセルアレイ部５
間）の領域６に、夫々のメモリセルアレイ部５から読み
出された情報を演算する専用論理回路、すなわちパリテ
ィチエツク回路１５、順序制御回路１６の夫々を配置す
る。この構成によれば、論理回路３と別の領域にこの論
理回路３に対して独立に専用論理回路を配置し、この専
用論理回路を最適化し、この専用論理回路の占有面積を
小さくできるので、半導体集積回路装置の高集積化を図
ることができる。

また、同時に、メモリセルアレイ部５と専用論理回路と
を接続するのに必要な配線の長さは短かくなるので、配
線の信号伝送遅延は低減され、半導体集積回路装置の動
作速度の高速化を図ることができる。

また、前記論理回路３の上下夫々の領域に配置されてい
るＲＡＭブロック４は、この論理回路３を対称軸として
鏡面対称で構成されている。また、４分割された夫々の
ＲＡＭブロック４内の２個のメモリセルアレイ部５は、
前記専用論理回路を配置する領域６を対称軸として、鏡
面対称で構成さ９− ２０ れている。このように、単導体集積回路装置内に、対称
性を持たせたことにより、信号経路の配線長は平均化さ
れるので、信号伝送遅延は低減される。

これにより、半導体集積回路装置の動作速度を高速化す
ることができる。

また、本実施例の半導体集積回路装置を実装する電子装
置すなわちＣＰＵ、キャッシュメモリ及び主メモリ装置
の夫々を備えたコンピュータにおいて、動作速度の高速
化及び実装配線基板上の実装密度を向上することができ
る。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本実施例においては、前記領域６の中央部に順
序制御回路１６を配置した例を示したが、本発明は、こ
の順序制御回路１６に換えて、コンパレータ回路を配置
することもできる。

また、本発明は、前記ＲＡＭブロック４と論理回路３の
両方またはいずれかをバイポーラトランジスタで構成す
ることもできる。

また、本発明は、コンピュータに使用されるアドレス変
換用メモリに適用することもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る メモリと論理回路を備えた半導体集積回路装置において
、動作速度の高速化を図ることができる。

前記メモリと論理回路を備えた半導体集積回路装置にお
いて、高集積化を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
の全体構成の概略を示す回路ブロック図、第２図は、第
１図中−点鎖線で囲った領域内を拡大して示す図、 第３図は、メモリセルの等価回路図である。 図中、１・・・半導体基板、２・・入出力回路、３・・
・論理回路、４・・・ＲＡＭブロック、５・・・メモリ
セルアレイ部、６・・・専用論理回路配置領域、７・・
入力？１− ２ ラッチ回路、 ８・・デコーダ回路である。

Claims (1)

1. 【特許請求の範囲】 １、論理回路からラッチ回路を介してデコーダ回路にア
   ドレス信号を入力し、該アドレス信号に基づいてメモリ
   セルアレイ部の所定のメモリセルを選択する半導体集積
   回路装置において、前記論理回路と前記メモリセルアレ
   イ部との間の領域に、前記論理回路側からラッチ回路、
   Ｘ／Ｙデコーダ回路の夫々を配置したことを特徴とする
   半導体集積回路装置。 ２、論理回路からラッチ回路を介してデコーダ回路にア
   ドレス信号を入力し、該アドレス信号に基づいて複数個
   のうちの所定のメモリセルアレイ部のメモリセルを選択
   する半導体集積回路装置において、前記論理回路の外周
   に沿って複数個のメモリセルアレイ部を配置し、該夫々
   のメモリセルアレイ部間の領域に、該メモリセルアレイ
   部から読み出された情報を演算する専用論理回路を配置
   し、前記メモリセルアレイ部と前記論理回路との間の領
   域に、前記論理回路側からラッチ回路、Ｘ／Ｙデコーダ
   回路の夫々を配置したことを特徴とする半導体集積回路
   装置。