JPH03176897A - 集積半導体回路 - Google Patents
集積半導体回路Info
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- JPH03176897A JPH03176897A JP2307361A JP30736190A JPH03176897A JP H03176897 A JPH03176897 A JP H03176897A JP 2307361 A JP2307361 A JP 2307361A JP 30736190 A JP30736190 A JP 30736190A JP H03176897 A JPH03176897 A JP H03176897A
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- JP
- Japan
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- semiconductor circuit
- integrated semiconductor
- row
- memory cells
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000005070 sampling Methods 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、行及び列に配置された読取り専用型のメモリ
セルを具えるマスタスライス（ゲートアレイ）型の集積
半導体回路であって、前記のメモリセルは第１及び第２
群に分割され、これら第１及び第２群は第１及び第２導
電型のトランジスタをそれぞれ有し、前記集積半導体回
路は更に、列選択信号に応答して第１又は第２群のいず
れかの出力を選択する列選択手段を有している当該集積
半導体回路に関するものである。
セルを具えるマスタスライス（ゲートアレイ）型の集積
半導体回路であって、前記のメモリセルは第１及び第２
群に分割され、これら第１及び第２群は第１及び第２導
電型のトランジスタをそれぞれ有し、前記集積半導体回
路は更に、列選択信号に応答して第１又は第２群のいず
れかの出力を選択する列選択手段を有している当該集積
半導体回路に関するものである。
（従来の技術）
上述した種類の集積半導体回路は、雑誌゛アイイー・イ
ー・イー・ジャーナル・オブ・ソリッド−ステー１・・
サーキュイッッ（ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏ
ｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ）”、Ｖｏｌ、
５Ｃ−２０Ｎｏ、５０ｃｔｏｂｅｒ １９８５の第１０
１２〜１０１７真にヒロマサ・タカハシ氏によって記載
された論文“Ａ ２４０ＫＴｒａｎｓｉｓｔｏｒＣＭＯ
３Ａｒｒａｙ ｗｉｔｈ ｆｌｅｘｉｂｌｅ ａ
ｌｌｏｃａｔｉｏｎ ｏｆ ｍｅｍｏｒｙａｎｄ
ｃｈａｎｎｅｌｓ”に、特に第１５図に開示されており
既知である。この論文には、マスタスライス型とも称さ
れるゲート−アレイ型の回路が記載されている。一般に
マスタスライス型の集積半導体回路は、１つが他の１つ
に対向して配置された複数の列の基本セルを有しており
、接続チャネルが半導体回路の中央部分上で列間に存在
するようになっている。マスタスライス型の最近の集積
半導体回路はいわゆる“ゲート敷詰型 （ｓｅａ ｏｆ
ｇａｔｅｓ）”じチャネルレス・ゲート・アレイ”又
は“高密度ゲートアレイ”とも称されている）として得
られており、例えば雑誌“アイ・イー・イー・イー・ジ
ャーナル・オプ・ソリッド−ステート・サーキュイッツ
（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａ
ｔｅＣｉｒｃｕｉｔｓ）”、 Ｖｏｌ、２３． Ｎｏ、
２ 、八ｐｒｉ＋ １９８８の第３８７〜３９９頁に
Ｍ、Ｂｅｕｄｅｒ氏等によって記載された論文”Ｔｈｅ
ＣＭＯ５Ｇａｔｅ Ｆｏｒｅｓｔ：八ｎ Ｅｆ
ｆｉｃｉｅｎｔ ａｎｄ Ｆｌｅｘｉｂｌｅ旧ｇｈ
−Ｐｅｒｆｏｒｍａｎｃｅ ＡＳＩＣＤｅｓｉｇｎ Ｅ
ｎｖｉｒｏｎｍｅｎｔ″を参照することができ、ここで
は基本セルが半導体回路の中央部分に存在し、接続チャ
ネルが基本セルにまたがって形成されている。“ゲート
敷詰型”としたマスタスライス型の集積半導体回路によ
れば、多数のセルを集積化することができる。その理由
は、接続チャネルが殆ど或いは全く追加のスペースを占
めない為である。タカハシ氏による前記の論文には、高
密度ゲートアレイで実現したＲＯＭが開示されている（
特に第１５図参照）。集積半導体回路は第１群のｎチャ
ネルメモリセルと第２群のｐチャネルメモリセルとを有
している。また、ｎチャネルメモリセル又はｐチャネル
メモリセルのいずれかが列デコーダにより選択される。
ー・イー・ジャーナル・オブ・ソリッド−ステー１・・
サーキュイッッ（ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ ５ｏ
ｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ）”、Ｖｏｌ、
５Ｃ−２０Ｎｏ、５０ｃｔｏｂｅｒ １９８５の第１０
１２〜１０１７真にヒロマサ・タカハシ氏によって記載
された論文“Ａ ２４０ＫＴｒａｎｓｉｓｔｏｒＣＭＯ
３Ａｒｒａｙ ｗｉｔｈ ｆｌｅｘｉｂｌｅ ａ
ｌｌｏｃａｔｉｏｎ ｏｆ ｍｅｍｏｒｙａｎｄ
ｃｈａｎｎｅｌｓ”に、特に第１５図に開示されており
既知である。この論文には、マスタスライス型とも称さ
れるゲート−アレイ型の回路が記載されている。一般に
マスタスライス型の集積半導体回路は、１つが他の１つ
に対向して配置された複数の列の基本セルを有しており
、接続チャネルが半導体回路の中央部分上で列間に存在
するようになっている。マスタスライス型の最近の集積
半導体回路はいわゆる“ゲート敷詰型 （ｓｅａ ｏｆ
ｇａｔｅｓ）”じチャネルレス・ゲート・アレイ”又
は“高密度ゲートアレイ”とも称されている）として得
られており、例えば雑誌“アイ・イー・イー・イー・ジ
ャーナル・オプ・ソリッド−ステート・サーキュイッツ
（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−３ｔａ
ｔｅＣｉｒｃｕｉｔｓ）”、 Ｖｏｌ、２３． Ｎｏ、
２ 、八ｐｒｉ＋ １９８８の第３８７〜３９９頁に
Ｍ、Ｂｅｕｄｅｒ氏等によって記載された論文”Ｔｈｅ
ＣＭＯ５Ｇａｔｅ Ｆｏｒｅｓｔ：八ｎ Ｅｆ
ｆｉｃｉｅｎｔ ａｎｄ Ｆｌｅｘｉｂｌｅ旧ｇｈ
−Ｐｅｒｆｏｒｍａｎｃｅ ＡＳＩＣＤｅｓｉｇｎ Ｅ
ｎｖｉｒｏｎｍｅｎｔ″を参照することができ、ここで
は基本セルが半導体回路の中央部分に存在し、接続チャ
ネルが基本セルにまたがって形成されている。“ゲート
敷詰型”としたマスタスライス型の集積半導体回路によ
れば、多数のセルを集積化することができる。その理由
は、接続チャネルが殆ど或いは全く追加のスペースを占
めない為である。タカハシ氏による前記の論文には、高
密度ゲートアレイで実現したＲＯＭが開示されている（
特に第１５図参照）。集積半導体回路は第１群のｎチャ
ネルメモリセルと第２群のｐチャネルメモリセルとを有
している。また、ｎチャネルメモリセル又はｐチャネル
メモリセルのいずれかが列デコーダにより選択される。
（発明が解決しようとする課題）
本発明の目的は、半導体回路上のセルの集積密度、従っ
て半導体表面の有効利用を高めたマスタスライス型の集
積半導体回路を提供せんとするにある。
て半導体表面の有効利用を高めたマスタスライス型の集
積半導体回路を提供せんとするにある。
（課題を解決するだめの手段）
本半導体は、行及び列に配置された読取り専用型のメモ
リセルを具えるマスタスライス（ゲートアレイ）型の集
積半導体回路であって、前記のメモリセルは第１及び第
２群に分割され、これら第１及び第２群は第１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路において、 全く同一の行におけるメモリセルの第１及び第２群の入
力端が共通の行選択信号を受けるように相互接続され、
メモリセルの第１又は第２群のいずれかのメモリセルの
１つの行を選択する行選択手段が設けられていることを
特徴とする。
リセルを具えるマスタスライス（ゲートアレイ）型の集
積半導体回路であって、前記のメモリセルは第１及び第
２群に分割され、これら第１及び第２群は第１及び第２
導電型のトランジスタをそれぞれ有し、前記集積半導体
回路は更に、列選択信号に応答して第１又は第２群のい
ずれかの出力を選択する列選択手段を有している当該集
積半導体回路において、 全く同一の行におけるメモリセルの第１及び第２群の入
力端が共通の行選択信号を受けるように相互接続され、
メモリセルの第１又は第２群のいずれかのメモリセルの
１つの行を選択する行選択手段が設けられていることを
特徴とする。
本発明によれば、メモリセルの第１群及び第２群の入力
端が相互接続されている為、全く同一の行に位置するメ
モリセルの第１群及び第２群を制御するのに１つのワー
ドラインで充分となる。従って、全く同一の行中のメモ
リセルの第１群及び第２群を制御するのに別々のワード
ラインを必要とするタカハシ氏の論文に開示された回路
と相違して、メモリセルを制御するのに必要とする半導
体表面が少なくて足りる。従って、半導体表面上のセル
の集積密度が高まる。本発明による前記の行選択手段の
存在及び列選択手段の存在の為に、メモリセルの第１群
及びメモリセルの第２群から１つのメモリセルを選択す
ることができる。
端が相互接続されている為、全く同一の行に位置するメ
モリセルの第１群及び第２群を制御するのに１つのワー
ドラインで充分となる。従って、全く同一の行中のメモ
リセルの第１群及び第２群を制御するのに別々のワード
ラインを必要とするタカハシ氏の論文に開示された回路
と相違して、メモリセルを制御するのに必要とする半導
体表面が少なくて足りる。従って、半導体表面上のセル
の集積密度が高まる。本発明による前記の行選択手段の
存在及び列選択手段の存在の為に、メモリセルの第１群
及びメモリセルの第２群から１つのメモリセルを選択す
ることができる。
本発明による集積半導体回路の例では、前記の行選択手
段は、アドレス信号に応じて反転した或いは反転しない
いずれかの共通行選択信号を生ぜしめるために、各行に
対し、インバータ及びスイッチング素子を有しているよ
うにする。このようにすることにより、第１群又は第２
群において、メモリセルを簡単に選択することができる
。
段は、アドレス信号に応じて反転した或いは反転しない
いずれかの共通行選択信号を生ぜしめるために、各行に
対し、インバータ及びスイッチング素子を有しているよ
うにする。このようにすることにより、第１群又は第２
群において、メモリセルを簡単に選択することができる
。
本発明による集積半導体回路の他の例では、行中のイン
バータ及びスイッチング素子を排他的ＯＲ回路を以って
構成する。排他的ＯＲ回路は、インバータ及びこれに関
連するスイッチを行中に簡単に形成しうるようにする。
バータ及びスイッチング素子を排他的ＯＲ回路を以って
構成する。排他的ＯＲ回路は、インバータ及びこれに関
連するスイッチを行中に簡単に形成しうるようにする。
本発明による集積半導体回路の他の例では、前記の列選
択手段が動作中アドレス信号をも受けるようにする。同
じアドレス信号を用いることによりメモリセルの第１群
或いは第２群からメモリセルを選択することができる。
択手段が動作中アドレス信号をも受けるようにする。同
じアドレス信号を用いることによりメモリセルの第１群
或いは第２群からメモリセルを選択することができる。
それぞれ第１群の出力端を充電及び放電させるとともに
第２群の出力端を放電及び充電させる可制御予備充電手
段を有する本発明にる集積半導体回路の更に他の例にお
いては、この集積半導体回路がメモリセルを電源端子に
結合する可制御サンプリング手段をも有し、前記の可制
御予備充電手段及び可制御サンプリング手段が動作中互
いに逆相で機能するようする。このようにすることによ
り、予備充電手段とサンプリング手段とが互いに逆相で
動作する為、第１電源端子からメモリセルを経て第２電
源端子に至るいかなる短絡電流も予備充電中阻止される
。従って、漏洩電流がある場合にこの漏洩電流がわずか
となり、本発明による集積半導体回路の電流消費量が低
くなる。
第２群の出力端を放電及び充電させる可制御予備充電手
段を有する本発明にる集積半導体回路の更に他の例にお
いては、この集積半導体回路がメモリセルを電源端子に
結合する可制御サンプリング手段をも有し、前記の可制
御予備充電手段及び可制御サンプリング手段が動作中互
いに逆相で機能するようする。このようにすることによ
り、予備充電手段とサンプリング手段とが互いに逆相で
動作する為、第１電源端子からメモリセルを経て第２電
源端子に至るいかなる短絡電流も予備充電中阻止される
。従って、漏洩電流がある場合にこの漏洩電流がわずか
となり、本発明による集積半導体回路の電流消費量が低
くなる。
（実施例）
以下図面につき説明するに、第１図は本発明による集積
半導体回路の一実施例を示す。この半導体回路はＲＯＭ
セルの第１ブロツク１とＲＯＭセルの第２ブロツク２と
を有する。第１ブロダク１はトランジスタ１１〜１４．
２１〜２４及び３１〜３４を有し、これらトランジスタ
はすべてｌｔＭＯ３型である。第２ブロツク２はトラン
ジスタ４１〜４４．５１〜５４及び６１〜６４を有し、
これらトランジスタはすべてＰＭＯ３型である。半導体
回路は更に、行デコーダ３と、列デコーダ４と、４つの
インバータ■１〜Ｉ４と、４つのスイッチ８１〜Ｓ４と
、すべてＮＨＯ２型とした６つの予備充電トランジスタ
１９．２９．３９．４９．５９及び６９と、それぞれＮ
ＨＯ２型及びＰＭＯ３型とした２つのサンプルトランジ
スタ１００及び２００と、すべてＮＨＯ２型とした６つ
の列選択トランジスタ１０．２０．３０．４０．５０及
び６０とを具えている。ワードラインＷｌは全く同一の
行に配置されたトランジスタ１１．２１．３１及び４１
、５１．６１のゲート電極に接続されている。ワードラ
イン間はトランジスタ１２．２２．３２及び４２．５２
６２のゲート電極に接続されている。ワードラインＷ３
はトランジスタ１３．２３．３３及び４３．５３．６３
のゲート電極に接続され、ワードライン間はトランジス
タ１４．２４．３４及び４４．５４．６４のゲート電極
に接続されている。行デコーダ３の出力ラインＶｌ、
Ｖ２゜ｖ３及びｖ４はスイッチＳｌ、 Ｓ２． Ｓ３及
びｓ４をそれぞ０ れ経てワードラインＷｌ、 Ｗ２． Ｗ３及びＷ４にそ
れぞれ接続される。すなわち、行デコーダ３の出力ライ
ンν１． Ｖ２． Ｖ３及びｖ４は（スイッチ３１〜Ｓ
４の位置１で）直接又は（スイッチ３１〜Ｓ４の位置２
で）インバータ１１．１２．１３及びＩ４をそれぞれ経
てワードラインＷｌ、 Ｗ２． Ｗ３及びＷ４にそれぞ
れ接続される。
半導体回路の一実施例を示す。この半導体回路はＲＯＭ
セルの第１ブロツク１とＲＯＭセルの第２ブロツク２と
を有する。第１ブロダク１はトランジスタ１１〜１４．
２１〜２４及び３１〜３４を有し、これらトランジスタ
はすべてｌｔＭＯ３型である。第２ブロツク２はトラン
ジスタ４１〜４４．５１〜５４及び６１〜６４を有し、
これらトランジスタはすべてＰＭＯ３型である。半導体
回路は更に、行デコーダ３と、列デコーダ４と、４つの
インバータ■１〜Ｉ４と、４つのスイッチ８１〜Ｓ４と
、すべてＮＨＯ２型とした６つの予備充電トランジスタ
１９．２９．３９．４９．５９及び６９と、それぞれＮ
ＨＯ２型及びＰＭＯ３型とした２つのサンプルトランジ
スタ１００及び２００と、すべてＮＨＯ２型とした６つ
の列選択トランジスタ１０．２０．３０．４０．５０及
び６０とを具えている。ワードラインＷｌは全く同一の
行に配置されたトランジスタ１１．２１．３１及び４１
、５１．６１のゲート電極に接続されている。ワードラ
イン間はトランジスタ１２．２２．３２及び４２．５２
６２のゲート電極に接続されている。ワードラインＷ３
はトランジスタ１３．２３．３３及び４３．５３．６３
のゲート電極に接続され、ワードライン間はトランジス
タ１４．２４．３４及び４４．５４．６４のゲート電極
に接続されている。行デコーダ３の出力ラインＶｌ、
Ｖ２゜ｖ３及びｖ４はスイッチＳｌ、 Ｓ２． Ｓ３及
びｓ４をそれぞ０ れ経てワードラインＷｌ、 Ｗ２． Ｗ３及びＷ４にそ
れぞれ接続される。すなわち、行デコーダ３の出力ライ
ンν１． Ｖ２． Ｖ３及びｖ４は（スイッチ３１〜Ｓ
４の位置１で）直接又は（スイッチ３１〜Ｓ４の位置２
で）インバータ１１．１２．１３及びＩ４をそれぞれ経
てワードラインＷｌ、 Ｗ２． Ｗ３及びＷ４にそれぞ
れ接続される。
スイッチ３１〜Ｓ４はアドレス信号２３により制御され
る。行デコーダ３はアドレス信号ａ４及びａ５を受け、
列デコーダ４はアドレス信号ａｌ、 ａ２及びａ３を受
ける。ＮＨＯ３）ランジスタ１１〜１４のソース、ＮＨ
Ｏ３ｌ−ランジスタ２１〜２４のソース及びＮＨＯ２ト
ランジスタ３１〜３４のソースは電源リード線Ｖ′３．
に結合され、この電源リード線はＮＭＯＳスイッチング
トランジスタ１００を経て第２電源端子ＶＳＳに結合さ
れている。
る。行デコーダ３はアドレス信号ａ４及びａ５を受け、
列デコーダ４はアドレス信号ａｌ、 ａ２及びａ３を受
ける。ＮＨＯ３）ランジスタ１１〜１４のソース、ＮＨ
Ｏ３ｌ−ランジスタ２１〜２４のソース及びＮＨＯ２ト
ランジスタ３１〜３４のソースは電源リード線Ｖ′３．
に結合され、この電源リード線はＮＭＯＳスイッチング
トランジスタ１００を経て第２電源端子ＶＳＳに結合さ
れている。
このスイッチングトランジスタ１００のゲートはサンプ
ル信号φ５を受ける。トランジスタ４１〜４４のソース
、トランジスタ５１〜５４のソース及びトランジスタ６
１〜６４のソースは電源リード線ｖ′、４に接続され、
この電源リード線はＰＭＯＳスイッ“チングトランジス
タ２００を経て第１電源端子Ｖｄｄに結合されている。
ル信号φ５を受ける。トランジスタ４１〜４４のソース
、トランジスタ５１〜５４のソース及びトランジスタ６
１〜６４のソースは電源リード線ｖ′、４に接続され、
この電源リード線はＰＭＯＳスイッ“チングトランジス
タ２００を経て第１電源端子Ｖｄｄに結合されている。
スイッチングトランジスタ２００のゲートは予備充電信
号φ２を受レジる。ビットラインｂ１ｂ２及びｂ３は予
備充電トランジスタ１９．２９及び３９をそれぞれ経て
第１電源端子Ｖｄｄに結合され、これら予備充電トラン
ジスタ１９．２９及び３９は予備充電信号φ２を受ける
。ビットラインｂｌ、 ｂ２． ｂ３． ｂ４゜ｂ５及
びｂ６はトランジスタ１０．２０．３０．４０．５０及
び６０をそれぞれ経て共通データラインＤＬに接続され
ている。トランジスタ１０．２０．３０．４０．５０及
び６０のゲートは列デコーダ４から選択信号を受ける。
号φ２を受レジる。ビットラインｂ１ｂ２及びｂ３は予
備充電トランジスタ１９．２９及び３９をそれぞれ経て
第１電源端子Ｖｄｄに結合され、これら予備充電トラン
ジスタ１９．２９及び３９は予備充電信号φ２を受ける
。ビットラインｂｌ、 ｂ２． ｂ３． ｂ４゜ｂ５及
びｂ６はトランジスタ１０．２０．３０．４０．５０及
び６０をそれぞれ経て共通データラインＤＬに接続され
ている。トランジスタ１０．２０．３０．４０．５０及
び６０のゲートは列デコーダ４から選択信号を受ける。
ブロック１またはブロック２におけるトランジスタのド
レインはブッロク１又はブロック２におけるメモリセル
におけるプログラムされた情報に応じて関連のピッＩ・
ラインに接続されたり接続されなかったりする。例えば
、第１図におけるトランジスタ１３及び１４のドレイン
はドレイン及びビットラインの領域に×印で示すように
ビットラインｂ１に接続される。例えば、ｌ・ランジス
タ１１及び１２のドレインはビットラインｂ１に接続さ
れない。
レインはブッロク１又はブロック２におけるメモリセル
におけるプログラムされた情報に応じて関連のピッＩ・
ラインに接続されたり接続されなかったりする。例えば
、第１図におけるトランジスタ１３及び１４のドレイン
はドレイン及びビットラインの領域に×印で示すように
ビットラインｂ１に接続される。例えば、ｌ・ランジス
タ１１及び１２のドレインはビットラインｂ１に接続さ
れない。
第１図に示す回路の動作を以下に第２図に示す電圧−時
間線図につき説明する。
間線図につき説明する。
一例として、まず最初にブロック１におけるメモリセル
の情報の読出しを説明し、次にプッロク２におけるメモ
リセルの情報の読出しを説明する。
の情報の読出しを説明し、次にプッロク２におけるメモ
リセルの情報の読出しを説明する。
トランジスタセル２２の読出しを一例として説明する。
ブロック１またはブロック２におけるメモリ（１−ラン
ジスタ）セルを読出ず前に、ビットラインｂ１〜ｂ６を
予備充電する。すなわちトランジスタ１９．２９及び３
９と論理的に高い予備充電信号φ２とを用いてビットラ
インｂｌ、 ｂ２及びｂ３を、正電源電圧Ｖ。からトラ
ンジスタ１９．２９及び３９のしきい値電圧を引いた値
に等しい或いはほぼ等しい値に充電する。ビットライン
ｂ４． ｂ５及びｂ６はトランジスタ４９．５９及び６
９と論理的に高い予備充電信号φ２とを用いて電源電圧
Ｖ、、、に等しい或いはほぼ等しい値に放電させる。
ジスタ）セルを読出ず前に、ビットラインｂ１〜ｂ６を
予備充電する。すなわちトランジスタ１９．２９及び３
９と論理的に高い予備充電信号φ２とを用いてビットラ
インｂｌ、 ｂ２及びｂ３を、正電源電圧Ｖ。からトラ
ンジスタ１９．２９及び３９のしきい値電圧を引いた値
に等しい或いはほぼ等しい値に充電する。ビットライン
ｂ４． ｂ５及びｂ６はトランジスタ４９．５９及び６
９と論理的に高い予備充電信号φ２とを用いて電源電圧
Ｖ、、、に等しい或いはほぼ等しい値に放電させる。
行デコーダ３及び列デコーダ４は既知の型のものとする
。このことは、行デコーダ３に対しては、出力ラインを
選択した場合にこの出力ラインが論理的に高い電圧を有
し、他の出力ラインが論理的に低い電圧を有するという
ことを意味する。列デコーダ４に対しても同じことが言
え、トランジスタ１０．２０．３０．４０．５０及び６
０のうちの１つのトランジスタが論理的に高い信号によ
り選択される。
。このことは、行デコーダ３に対しては、出力ラインを
選択した場合にこの出力ラインが論理的に高い電圧を有
し、他の出力ラインが論理的に低い電圧を有するという
ことを意味する。列デコーダ４に対しても同じことが言
え、トランジスタ１０．２０．３０．４０．５０及び６
０のうちの１つのトランジスタが論理的に高い信号によ
り選択される。
従って、ＮＨＯ３ｌ−ランジスタセル２２を選択する場
合、予備充電後に出力ラインｖ２が論理的に高いレベル
となり、他の出力ラインＶｌ、 Ｖ３及びｖ４が論理的
に低いレベルとなる。スイッチ８１〜Ｓ４はブロック１
におけるセルの選択時にすべて位置１にあり、これらス
イッチはアドレス信号ａ３により制御される。このアド
レス信号ａ３は列デコーダ４にも供給され、この列デコ
ーダ４が論理信号ａ３による制御の下でトランジスタ１
０．２０及び３０のうちの１つか或いはトランジスタ４
０．５０及び６０のうちの１つを選択する。ブロック１
におけるトランジスタ２２の選択時には列デコーダ４が
１−ランジスタ２０を選択する。サンプルトランジスタ
１００は（予備充電後）トランジスタ２２の読出し中に
第２図に示すように論理的に高いサンプル信号φ５によ
り駆動される３ ４ 為、トランジスタ２２のソースは電源端子Ｖ ｓｓに接
続される。トランジスタ２２のドレインは第１図に×印
で示すようにビットラインｂ２に接続されている為、正
に予備充電されたビットラインｂ２はトランジスタ２２
により放電され論理的に低いレベルになる。又トランジ
スタ２０も選択されている為、データラインＤＩ、も論
理的に低いレベルとなる。しかし、ドレインが関連のビ
ットラインに接続されていないブロック１のトランジス
タ（例えばトランジスタ２３）を選択すると、データラ
インＤＩ、は関連の（予備充電された）ビットラインが
放電されないという事実の為に論理的に高いレベルとな
る。
合、予備充電後に出力ラインｖ２が論理的に高いレベル
となり、他の出力ラインＶｌ、 Ｖ３及びｖ４が論理的
に低いレベルとなる。スイッチ８１〜Ｓ４はブロック１
におけるセルの選択時にすべて位置１にあり、これらス
イッチはアドレス信号ａ３により制御される。このアド
レス信号ａ３は列デコーダ４にも供給され、この列デコ
ーダ４が論理信号ａ３による制御の下でトランジスタ１
０．２０及び３０のうちの１つか或いはトランジスタ４
０．５０及び６０のうちの１つを選択する。ブロック１
におけるトランジスタ２２の選択時には列デコーダ４が
１−ランジスタ２０を選択する。サンプルトランジスタ
１００は（予備充電後）トランジスタ２２の読出し中に
第２図に示すように論理的に高いサンプル信号φ５によ
り駆動される３ ４ 為、トランジスタ２２のソースは電源端子Ｖ ｓｓに接
続される。トランジスタ２２のドレインは第１図に×印
で示すようにビットラインｂ２に接続されている為、正
に予備充電されたビットラインｂ２はトランジスタ２２
により放電され論理的に低いレベルになる。又トランジ
スタ２０も選択されている為、データラインＤＩ、も論
理的に低いレベルとなる。しかし、ドレインが関連のビ
ットラインに接続されていないブロック１のトランジス
タ（例えばトランジスタ２３）を選択すると、データラ
インＤＩ、は関連の（予備充電された）ビットラインが
放電されないという事実の為に論理的に高いレベルとな
る。
ブロック２のＰＭＯ５１，ランジスタセルを選択する場
合以下のことが行なわれる。トランジスタセルを選択す
る前に、前述したようにピントラインｂ４゜ｂ５及びｂ
６を予備充電トランジスタ４９．５９及び６９と論理的
に高い予備充電信号φ２とにより完全に或いはほぼ完全
に放電させる。これに続く論理的に低い予備充電信号φ
９の存在中ＰＭＯ３）ランジスタ２００がターン・オン
され、ブロック２のすべてのトランジスタのソースが正
の電源電圧を受ける。
合以下のことが行なわれる。トランジスタセルを選択す
る前に、前述したようにピントラインｂ４゜ｂ５及びｂ
６を予備充電トランジスタ４９．５９及び６９と論理的
に高い予備充電信号φ２とにより完全に或いはほぼ完全
に放電させる。これに続く論理的に低い予備充電信号φ
９の存在中ＰＭＯ３）ランジスタ２００がターン・オン
され、ブロック２のすべてのトランジスタのソースが正
の電源電圧を受ける。
例えばＰＭＯ５＋−ランジスタセル５２を選択するため
の正しいアドレス信号ａ４及びａ５を与えた後、出力ラ
インｖ２が論理的に高いレベルとなり、且つ出力ライン
Ｖｌ、 Ｖ３及びｖ４が論理的に低いレベルとなる。
の正しいアドレス信号ａ４及びａ５を与えた後、出力ラ
インｖ２が論理的に高いレベルとなり、且つ出力ライン
Ｖｌ、 Ｖ３及びｖ４が論理的に低いレベルとなる。
スイッチ８１〜Ｓ４は、ブロック２のｌ・ランジスクセ
ルを選択する際にはアドレス信号ａ３による影響の下で
位置２を占める。従って、出力ラインｖ１〜ｖ４におけ
る信号は反転されてワードライン旧〜切４にそれぞれ供
給される。従って、ワードライン目−３及び讐４は論理
的に高レベルとなり、ワードライン目は論理的に低レベ
ルとなり、ブロック２のＰにＯＳトランジスタセル４２
．５２及び６２のみが選択される。ＰＭＯ３＋−ランジ
スタセル５２のドレインは、第１図でこのドレイン及び
関連のビットラインの領域にＸ印を付していないことに
より示しているようにビットラインｂ５に接続されてい
ない為、ｌ・ランジスタ５２は電流を流さず、ビットラ
インｂ５は充電されない。アドレス信号ａ１〜ａ３に基
づいてトランジスタ５０が列デコーダ４により選択され
る為、ピントラインｂ５がデータラインＤＬに接続され
る。
ルを選択する際にはアドレス信号ａ３による影響の下で
位置２を占める。従って、出力ラインｖ１〜ｖ４におけ
る信号は反転されてワードライン旧〜切４にそれぞれ供
給される。従って、ワードライン目−３及び讐４は論理
的に高レベルとなり、ワードライン目は論理的に低レベ
ルとなり、ブロック２のＰにＯＳトランジスタセル４２
．５２及び６２のみが選択される。ＰＭＯ３＋−ランジ
スタセル５２のドレインは、第１図でこのドレイン及び
関連のビットラインの領域にＸ印を付していないことに
より示しているようにビットラインｂ５に接続されてい
ない為、ｌ・ランジスタ５２は電流を流さず、ビットラ
インｂ５は充電されない。アドレス信号ａ１〜ａ３に基
づいてトランジスタ５０が列デコーダ４により選択され
る為、ピントラインｂ５がデータラインＤＬに接続され
る。
従って、データラインＤＬにおけるレベルは論理的に低
くなる。
くなる。
上述した例のトランジスタセル５２の代りにトランジス
タセル５３を選択した場合、トランジスタセル５３のド
レインが（第１図にＸ印で示すように）ビットラインｈ
５に接続されている為に、このビットラインｂ５が充電
される。この場合、データラインＤＬが論理的に高いレ
ベルとなる。
タセル５３を選択した場合、トランジスタセル５３のド
レインが（第１図にＸ印で示すように）ビットラインｈ
５に接続されている為に、このビットラインｂ５が充電
される。この場合、データラインＤＬが論理的に高いレ
ベルとなる。
第１図に示す回路におけるビットラインｂの予備充電及
びサンプリングは逆相で行なわれる為、電＃端子ｖｄｄ
からブロック１のＮＭＯＳメモリセル又はブロック２の
ＰＭＯＳメモリセルのいずれかを経て電源端子ν５Ｓへ
至る短絡電流が防止され、本発明の回路の電流消費量は
少なくなる。
びサンプリングは逆相で行なわれる為、電＃端子ｖｄｄ
からブロック１のＮＭＯＳメモリセル又はブロック２の
ＰＭＯＳメモリセルのいずれかを経て電源端子ν５Ｓへ
至る短絡電流が防止され、本発明の回路の電流消費量は
少なくなる。
インバータ１１〜１４及びこれらに関連するスイッチ８
１〜Ｓ４の１つ以上の機能は例えば排他的ＯＲ回路によ
り簡単に実現しうる。出力ラインＶ （Ｖｌ、 Ｖ２
Ｖ５又はＶ４）における信号と、この場合入力信号から
得られるアドレス信号ａ３と、関連のワードラインＷ
（Ｗｌ、 Ｗ２． Ｗ３又は誓４）における信号とが排
他的ＯＲ回路の出力信号を形成する。
１〜Ｓ４の１つ以上の機能は例えば排他的ＯＲ回路によ
り簡単に実現しうる。出力ラインＶ （Ｖｌ、 Ｖ２
Ｖ５又はＶ４）における信号と、この場合入力信号から
得られるアドレス信号ａ３と、関連のワードラインＷ
（Ｗｌ、 Ｗ２． Ｗ３又は誓４）における信号とが排
他的ＯＲ回路の出力信号を形成する。
当業者にとって明らかなように、第１図に示すような本
発明による１７０Ｍメモリの実施例は可能な多くの実施
例のうちの１つにすぎない。４行及び６列に細分された
図示のＲＯＭメモリは単に回路の動作を示すだけのもの
である。本発明による回路における行及び列の本数は任
意に変えうるものである。本発明による回路は、第１図
に示す回路と相違して、回路の同一行に配置した１つま
たはそれ以上のメモリセルを同時に選択するものにも用
いうること明らかである。これを達成するには、関連の
ビットラインを別々のデータラインＤＬＩ。
発明による１７０Ｍメモリの実施例は可能な多くの実施
例のうちの１つにすぎない。４行及び６列に細分された
図示のＲＯＭメモリは単に回路の動作を示すだけのもの
である。本発明による回路における行及び列の本数は任
意に変えうるものである。本発明による回路は、第１図
に示す回路と相違して、回路の同一行に配置した１つま
たはそれ以上のメモリセルを同時に選択するものにも用
いうること明らかである。これを達成するには、関連の
ビットラインを別々のデータラインＤＬＩ。
ＤＬ２等に接続し、メモリ情報を並列に読み出しうるよ
うにする必要がある。
うにする必要がある。
７
８
第１図は、本発明によるＲＯＭ （ｍ取り専用メモリ）
の一実施例を示す回路図、 第２図は、第１図に示す回路中に生じる２つの信号の電
圧−時間関係を示す線図である。 １・・・ＲＯＭセルの第１ブロツク ２・・・ＲＯＭセルの第２ブロツク ３・・・行デコーダ ４・・・列デコーダ １０、２０．３０．４０．５０．６０・・・列選択トラ
ンジスタ１１〜１４．２１〜２４．３１〜３４・・・Ｎ
ＭＯ３型Ｏ３ンジスタ１．９．２９．３９．４９．５９
．６９・・・予備充電トランジスタ４１〜４４．５１〜
５４．６１〜６４・・・ＰＭＯ５型Ｏ５ンジスタ１００
、２００・・・サンプル（スイッチング）トランジスタ
３１〜Ｓ４・・・スイッチ ■１〜Ｉ４・・・インバータ Ｖｄｄ・・・第１電源端子 Ｖｓｓ・・・第２電源端子 φ５・・・サンプル信号 φ９・・・予備充電信号 ＯＬ・・・共通データライン
の一実施例を示す回路図、 第２図は、第１図に示す回路中に生じる２つの信号の電
圧−時間関係を示す線図である。 １・・・ＲＯＭセルの第１ブロツク ２・・・ＲＯＭセルの第２ブロツク ３・・・行デコーダ ４・・・列デコーダ １０、２０．３０．４０．５０．６０・・・列選択トラ
ンジスタ１１〜１４．２１〜２４．３１〜３４・・・Ｎ
ＭＯ３型Ｏ３ンジスタ１．９．２９．３９．４９．５９
．６９・・・予備充電トランジスタ４１〜４４．５１〜
５４．６１〜６４・・・ＰＭＯ５型Ｏ５ンジスタ１００
、２００・・・サンプル（スイッチング）トランジスタ
３１〜Ｓ４・・・スイッチ ■１〜Ｉ４・・・インバータ Ｖｄｄ・・・第１電源端子 Ｖｓｓ・・・第２電源端子 φ５・・・サンプル信号 φ９・・・予備充電信号 ＯＬ・・・共通データライン
Claims (1)
- 【特許請求の範囲】 １、行及び列に配置された読取り専用型のメモリセルを
具えるマスタスライス（ゲートアレイ）型の集積半導体
回路であって、前記のメモリセルは第１及び第２群に分
割され、これら第１及び第２群は第１及び第２導電型の
トランジスタをそれぞれ有し、前記集積半導体回路は更
に、列選択信号に応答して第１又は第２群のいずれかの
出力を選択する列選択手段を有している当該集積半導体
回路において、全く同一の行におけるメモリセルの第１
及 び第２群の入力端が共通の行選択信号を受けるように相
互接続され、メモリセルの第１又は第２群のいずれかの
メモリセルの１つの行を選択する行選択手段が設けられ
ていることを特徴とする集積半導体回路。 ２、請求項１に記載の集積半導体回路において、前記の
行選択手段は、アドレス信号に応じて反転した或いは反
転しないいずれかの共通行選択信号を生ぜしめるために
、各行に対し、インバータ及びスイッチング素子を有し
ていることを特徴とする集積半導体回路。 ３、請求項２に記載の集積半導体回路にいて、行中のイ
ンバータ及びスイッチング素子が排他的ＯＲ回路を以っ
て構成されていることを特徴とする集積半導体回路。 ４、請求項２又は３に記載の集積半導体回路において、
前記の列選択手段は動作中アドレス信号をも受けるよう
になっていることを特徴とする集積半導体回路。 ５、それぞれ第１群の出力端を充電及び放電させるとと
もに第２群の出力端を放電及び充電させる可制御予備充
電手段を有する請求項１〜４のいずれか一項に記載の集
積半導体回路において、この集積半導体回路がメモリセ
ルを電源端子に結合する可制御サンプリング手段をも有
し、前記の可制御予備充電手段及び可制御サンプリング
手段が動作中互いに逆相で機能するようになっているこ
とを特徴とする集積半導体回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8902820 | 1989-11-15 | ||
| NL8902820A NL8902820A (nl) | 1989-11-15 | 1989-11-15 | Geintegreerde halfgeleiderschakeling van het master slice type. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03176897A true JPH03176897A (ja) | 1991-07-31 |
| JP2852386B2 JP2852386B2 (ja) | 1999-02-03 |
Family
ID=19855628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30736190A Expired - Fee Related JP2852386B2 (ja) | 1989-11-15 | 1990-11-15 | 集積半導体回路 |
Country Status (8)
| Country | Link |
|---|---|
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| EP (1) | EP0434104B1 (ja) |
| JP (1) | JP2852386B2 (ja) |
| KR (1) | KR100209866B1 (ja) |
| CN (1) | CN1030022C (ja) |
| DE (1) | DE69025297T2 (ja) |
| NL (1) | NL8902820A (ja) |
| RU (1) | RU2089943C1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430859A (en) * | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US5311079A (en) * | 1992-12-17 | 1994-05-10 | Ditlow Gary S | Low power, high performance PLA |
| JPH06318683A (ja) * | 1993-05-01 | 1994-11-15 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6154864A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Read only memory embedded in a dynamic random access memory |
| US6269017B1 (en) | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| US6603693B2 (en) | 2001-12-12 | 2003-08-05 | Micron Technology, Inc. | DRAM with bias sensing |
| US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
| US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| US20030185062A1 (en) * | 2002-03-28 | 2003-10-02 | Micron Technology, Inc. | Proximity lookup for large arrays |
| US6785167B2 (en) * | 2002-06-18 | 2004-08-31 | Micron Technology, Inc. | ROM embedded DRAM with programming |
| US6781867B2 (en) * | 2002-07-11 | 2004-08-24 | Micron Technology, Inc. | Embedded ROM device using substrate leakage |
| US6865100B2 (en) * | 2002-08-12 | 2005-03-08 | Micron Technology, Inc. | 6F2 architecture ROM embedded DRAM |
| US7174477B2 (en) * | 2003-02-04 | 2007-02-06 | Micron Technology, Inc. | ROM redundancy in ROM embedded DRAM |
| KR100624960B1 (ko) * | 2004-10-05 | 2006-09-15 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 |
| DE102005045952B3 (de) * | 2005-09-26 | 2007-01-25 | Infineon Technologies Ag | Verfahren zur Spannungsversorgung einer Bitleitung und entsprechend ausgestaltete Speicheranordnung |
| US8098540B2 (en) * | 2008-06-27 | 2012-01-17 | Qualcomm Incorporated | Dynamic power saving memory architecture |
| US8139426B2 (en) * | 2008-08-15 | 2012-03-20 | Qualcomm Incorporated | Dual power scheme in memory circuit |
Family Cites Families (12)
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|---|---|---|---|---|
| JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
| US4032894A (en) * | 1976-06-01 | 1977-06-28 | International Business Machines Corporation | Logic array with enhanced flexibility |
| JPS6057732B2 (ja) * | 1976-12-17 | 1985-12-17 | 富士通株式会社 | プログラム可能なｃｍｏｓ論理アレイ |
| US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
| JPS56156993A (en) * | 1980-05-08 | 1981-12-03 | Fujitsu Ltd | Read only memory |
| US4485460A (en) * | 1982-05-10 | 1984-11-27 | Texas Instruments Incorporated | ROM coupling reduction circuitry |
| US4506341A (en) * | 1982-06-10 | 1985-03-19 | International Business Machines Corporation | Interlaced programmable logic array having shared elements |
| FR2563651B1 (fr) * | 1984-04-27 | 1986-06-27 | Thomson Csf Mat Tel | Memoire morte realisee en circuit integre prediffuse |
| JPS60254495A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61289598A (ja) * | 1985-06-17 | 1986-12-19 | Toshiba Corp | 読出専用半導体記憶装置 |
| US4740721A (en) * | 1985-10-21 | 1988-04-26 | Western Digital Corporation | Programmable logic array with single clock dynamic logic |
| US4899308A (en) * | 1986-12-11 | 1990-02-06 | Fairchild Semiconductor Corporation | High density ROM in a CMOS gate array |
-
1989
- 1989-11-15 NL NL8902820A patent/NL8902820A/nl not_active Application Discontinuation
-
1990
- 1990-05-10 US US07/521,764 patent/US5053648A/en not_active Expired - Fee Related
- 1990-11-09 DE DE69025297T patent/DE69025297T2/de not_active Expired - Fee Related
- 1990-11-09 EP EP90202962A patent/EP0434104B1/en not_active Expired - Lifetime
- 1990-11-12 CN CN90109177A patent/CN1030022C/zh not_active Expired - Fee Related
- 1990-11-12 RU SU904831589A patent/RU2089943C1/ru active
- 1990-11-12 KR KR1019900018206A patent/KR100209866B1/ko not_active Expired - Fee Related
- 1990-11-15 JP JP30736190A patent/JP2852386B2/ja not_active Expired - Fee Related
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