JPS59142797A - 容量性のブ−トストラツプ予備充電回路を有する直列固定記憶装置 - Google Patents

容量性のブ−トストラツプ予備充電回路を有する直列固定記憶装置

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JPS59142797A
JPS59142797A JP59011784A JP1178484A JPS59142797A JP S59142797 A JPS59142797 A JP S59142797A JP 59011784 A JP59011784 A JP 59011784A JP 1178484 A JP1178484 A JP 1178484A JP S59142797 A JPS59142797 A JP S59142797A
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JP
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word line
bit line
period
transistors
coupling
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JP59011784A
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アーネスト・エー・カーター
ジヨン・ケー・エイトレイム
ドロシー・エム・ウツド
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Motorola Solutions Inc
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Motorola Inc
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    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、一般的に云えば、リード・オンリ・メモリ（
固定記憶装置）に関するものであシ、さらに詳しく云え
ば、容量性のプートストラップ予備充電回路を有する直
列リード・オンリ・メモリ（固定記憶装置）に関する。
従来技術と問題点 一般に、リード・オンリ・メモリ（ＲＯＭ）は、Ｎ０Ｒ
１０Ｒ論理あるいはＮＡＮＤ／ＡＮＤ論理の何れにおい
ても実行される。Ｎ０Ｒ１０Ｒ形のＲＯＭにおいては、
各個のデータ・ビットの論理的状態は、トランジスタ・
サイトのアレイ中の選択された位置にトランジスタが存
在するかしないかによって示されるのが通常である。ワ
ード・ラインの１つが選択されると、アレイの対応する
列に存在するトランジスタの谷がイネーブルされる。ア
レイの各行に存在するトランジスタは並列に接続されて
、それぞれピット°ラインを構成しているので、ワード
・ラインの１つを経て１つの行の１つのトランジスタを
イネーブルすることにより、予め光電されたビット・ラ
インは放電するであろう。このように、選択されたワー
ド・ラインとビット・ラインの特定の１つの接続点にお
けるビットの“貯蔵”の論理状態は、上記ワード・ライ
ン選択後上記ビット・ラインの状態によシ反映される。
Ｎ０Ｒ１０Ｒ形の標準的なＲＯＭが合衆国特許第４　、
３５０　、９９２号に示され説明されている。
ＮＡＮＤｌＡＮＤ形のＲＯＭにおいては、データ・ビッ
トの論理状態が、それぞれのトランジスタ・サイトに製
作されるトランジスタの形式例えば、エンハンスメント
形ちるいはデプリーション形、によって衣わされる。ワ
ード・ラインの１つが選択されると、アレイの対応する
列に存在する谷エンハンスメント・トランジスタはディ
スイネーブルされるが、その列中のデプリーシヨン・ト
ランジスタ、もしいくつが存在すれば、はイネーブルさ
れたままである。アレイの各行に存在するトランジスタ
は、直列に接続されそれぞれビット・ラインを構成して
いるので、ワード・ラインの１つを介して、１つの行の
エンハンスメント・トランジスタをディスイネーブルす
ることにょシ、予め充電サレタヒット・ラインの放電を
防止する。このように、選択されたワード・ラインと特
定のビット・ラインとの接続点におけるトランジスタに
よって表わされるビットの論理状態は、上記のワード・
ライン選択後上記ビット・ラインの状態によって反映さ
れる。ＮＡＮＤ／ＡＮＤ形式の初期のＲＯＭは、米国特
許第４，０５９，８２６号に記載されている。
一般的に、ＮＡＮＤｌ　ＡＮＤ形ＯＲＯＭは、直列接続
されたトランジスタを、中間層接触部なしでまた分散さ
れた放を線なしで製作することができるから、同等サイ
ズのＮＯＲ１０Ｒ形Ｎよシも著しく小形となる。しかし
、直列接続されたトランジスタの累積抵抗は、ビット・
ラインの放電を妨げる。このように、Ｎ０Ｒ１０Ｒ形の
ＲＯＭは、ビット・ラインを、並列接続されたトランジ
スタのいづれか１つによシ極めて迅速に放電させること
ができるので、ＮＡＮＤｌＡＮＤ形のＲＯＭよシ、動作
が速い。
かなシのサイクル・タイムを有する匝列形の１つのＲＯ
Ｍが、ＪＵＮＥ　１９７６発行のＩＥＥＥ　Ｊｏｕｒｎ
ａｌ　ｏｆＳｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
、　ＶｏＬ　５Ｃ−１１＋　４３．の３６０−３６４頁
所載の”Ｍｉｎｉｍｕｎ　５ｉｚｅ　ＲＯＭ　５ｔｒｕ
ｃｔｕｒｅ　、（：：ｏｍ−ｐａｔｌｂｌｅ　ｗｉｔｈ
　Ｓｉｌｉｃｏｎ−ｇａｔｅ　Ｅ／Ｄ　ＭＯＳ　ＬＳＩ
”に記載されている。このＲ，ＯＭにおいては、４８個
のトランジスタを直列に接続してビット・ラインを構成
した。しかし、電力供給電圧は、約１２−１８ボルトの
オーダーでおって、全く高く、従って直列接続されたト
ランジスタのオン抵抗は比較的低い。さらに、各ビット
・ラインは、その出力キャパシタンスが比較的大きいの
で、一度予備充電されると、かなルの電荷を有し、この
電荷は、アドレス決定中、出力状態に影響を与えること
なく、内部トランジスタ・ノード間に分散させることが
できた。
これに対し、米国特許第４，１４２，１７６号に記載さ
れている直列ＲＯＭは、５ボルトの単一電源から動作す
るように設計されたものである。しかし、１つのワード
・ラインを構成するため直列接続することができるトラ
ンジスタの数は、直列接続トランジスタの累積電圧降下
によシ、７個の程度に限られる。付加的のトランジスタ
を直列に追加すれば、ビット・ラインを地気に十分に近
づけるための時間がかなり増加し、出力状態に影響する
こととなろう。行の大きさが制限されることを補償すト
ランジスタを直列接続し、そして、単一の、比較的低い
電圧の電源を用いて動作することが可能な、直列形式の
リード・オンリ・メモリ（固定記憶装置）を提供するこ
とである。
本発明の他の目的は、単一の、比較的低い電圧の電源で
動作するとき、比較的速いアクセス・サイクルを有する
直列形のリード・オンリ・メモリ（固定記憶装置）を提
供することである。
本発明のさらに他の目的は、比較的多数の直列トランジ
スタを有しまた比較的速いアクセス・サイクルを有する
直列形のリード・オンリ・メモ１ノを提供することであ
る。
列形のリード・オンリ・メモリを提供することである。
発明の構成 本発明のこれ等の目的および他の目的は、各トランジス
タのゲートがアレイの列の谷に共通に接続されてそれぞ
れワード・ラインを構成し、またプレイの行の各々のト
ランジスタの電流通路を直列に各行の第１および第２の
端部との間を接続してそれぞれビット・ラインを構成す
るように、１つのアレイに選択的に配列された２つの予
め定めた形式の絶縁ゲート型電界効果トランジスタの複
数個を具備するリード・オンリ・メモリによって達せら
れる。本発明においては、ワード・ライン予備充電回路
が設けられ、ワード・ライン予備充電期間の間、ワード
・ラインの缶に第１の予め定めた電圧を結合し、その後
その第１の電圧をワード・ラインから切シ離しを行ない
、また、ビット・ライン予備光電回路が設けられ、ワー
ド・ライン予備充電期間の終了に続くビット・ライン予
備光電期間の間、第１の電圧をビット・ラインの谷の一
端に結合し、その後、第２の予め定められた電圧をビッ
ト・ラインの各の第１の端部に結合する。
ワード・ライン・アドレス・デコード回路はワード・ラ
イン予備光電期間の終了の後であるがビット・ライン予
備充電期間の終了の前に、アドレス信号により選択され
たワードラインの中の１本に第２の電圧を結合し、ビッ
ト・ラインの第２の端部を選択的に放電させる。好まし
い形においては、ビット・ライン・アドレス・デコード
回路は、ワード・ライン予備充電期間に続く出力ノード
予備充電期間の間、第１の電圧を出力ノードに結合し、
その後アドレス信号に応答して選択されたビット・ライ
ンの１本の第２の端部を出力ノードに結合する。
発明の実施例 第１図は本発明によりｓ成した直列形のリード・オンリ
・メモリの接続図でおる。第１図に示す直列形リード・
オンリ・メモリＲＯＭ　１０において、複数個の絶縁ゲ
ート型電界効果トランジスタ１１が１つのアレイに配列
され、谷トランジスタ１１のゲートがアレイの各列に共
通に接続されてそれぞれワード・ラインを構成し、−万
、アレイの各行のトランジスタ１１の各電流通路を直列
に接続してそれぞれビット・ライン１３を構成する。谷
トランジスタ１１は、それによって表わされるデータ・
ビット（Ｄ［ＭＩＣより、エンハンスメント形あるいは
デプリーション形のいづれかである。例えば、１０′は
エンハンスメント・トランジスタ１１で表わされ、１１
”ハチプリージョン・トランジスタ１１で衣ワされる。
ＲＯＭ　１０の出力の結果を適正に翻訳する限り、状態
の実際の指定は“実際にはクリティカルではない。
各アクセス・サイクルの起動に当っては、ＲＯＭｌＯの
ワード・ライン１２の各々は、１組のワード・ライン予
備充電トランジスタ１４のうちのそれぞれの１個を経て
、ワード・ライン予備光電期間ＯＡの間、給電電圧ＶＤ
Ｄ　、Ｋ　Ｍ合される。各ワード・ライン校の抵抗は小
さくまたそれぞれのトランジスタ１４は希望の大きさと
することができるので、ワード・ライン予備充電期間は
かなシ短くすることができる。もしも、例えば、アクセ
ス・サイクルを第２図に示すように、１２のタイムスロ
ッ）ＴＯ−Ｔ１１に分割すれば、ワード・ライン予備充
電期間ＯＡは、タイムスロッ）　Ｔｌ１Ｏ前縁と後縁と
をそれぞれ用いて都合よく定義することができる。
ワード・ライン予備充電期間ＯＡの終シにおいて、トラ
ンジスタ１４はそれぞれのワード・ラインを給電電圧Ｖ
ＤＤから切シ離し、ワード・ラインを予備光電した状態
とする。トランジスタ１４はワード・ライノルの予備光
電電圧を最大とするために、トランジスタ１４は“ナチ
ュラル（ｎａｔｕｒａｌ　）　’　形即ち零閾値形のも
のが好ましい。　　　　　−ビット・ライン１３の各々
は、交さ接続されたノア・ゲート１６および１７ならび
にブツシュ・プル接続されたトランジスタ１８および１
９を含むカプラ１５を介して、ワード・ライン予備充電
期間ＯＡの終了に続くビット・ライン・予備光電期間Ｏ
Ｂの間、給電電圧ＶＤＤに結合される。第２図を参照す
るに、ビット・ライン予備光電期間ＯＢの開始は、タイ
ムスロットＴＯＯ前縁を使用して定義することができ、
またビット・ライン予備充電期間ＯＢの終了はビット・
ラインの適切な予備光電を保証するために選ばれたその
後の事象を用いて定義することができる。
予備光電されたワード・ライン１２は、ビット・ライン
予備充電期間ＯＢの開始前に給電電圧ＶＤＤから切シ離
されるので、ワード・ライン１２上の電圧は、ビット・
ライン１３が予備光電されるとき、容量的に予備充電電
圧以上に上昇する。このブートストラップ動作によシ、
アレイ中の総べてのエンハンスメント形のトランジスタ
１１はオンとなシ、ダイナミックにビット・ライン１３
０オン抵抗を減少させる。直列抵抗が低下すると、予備
光電（およびブートストラップ動作）はさらに速かに進
行する。ナチュラル・タイプであるトランジスタ１４は
、ワード・ライン１２を給電電圧ＶＤＤ以上に上昇させ
てもオフにとどまる。エンハンスメント形の予備充電の
ブートストラップ動作の結果として、ビット・ライン予
備光電期間ＯＢの終了を第２図に示すようにタイムスロ
ットＴ３の前縁を用いて定義可能であることが決定され
た。この結果によシ生じたビット・ライン予備充電期間
ＯＢは、ＲＯＭ　１０が先行技術の直列形ＲＯＭに用い
られた従来の予備充電技術を用いて構成された場合に可
能となるよりも、実質的に短くなる。
この好ましい具体例において、アクセス・アドレスはア
ドレス・ライン２０を経て、公知のワード・ライン・ア
ドレス・デコード２１およびビット・ライン・アドレス
・デコード２２に、ビット・ライン予備充電期間ＯＢの
開始と同時にあるいは短時間経過後印加される。ワード
・ライン・デコード２１がアクセス・アドレスのデコー
ドを行なっている間に、予備光電されたワード・ライン
１２の伺れかが早すぎる放電を行なうことを防止するた
めに、交さ接続したノア・ゲート２４および２５ならび
にブツシュ・プル接続されたトランジスタ２６および２
７を含むカプラ２３が、ワード・ライン予備光電期間Ｏ
Ａの終了する前に開始し、ワード・ライン・アドレス・
デコード２１が安定するに十分な時間後に終了するワー
ド・ライン・アドレス・デコード予備充電期間ＯＣの間
、ワード・ライン・アドレス・デコード２１の共通ノー
ド２８に給電電圧ＶＤＤを結合する。第２図に示すよう
に、ワード・ライン・アドレス・デコード予備充電期間
ＯＣの開始は、タイムスロツ）　Ｔｌ１Ｏ前縁を使いて
定義するのが好都合である。これによシ、トランジスタ
２６を、ワード・ライン・アドレス・デコード２１自身
を予備充電するのと同様に、ワード・ライン臣の予備光
電の補助を行なうようにすることができる。
ビット・ライン・アドレス・デコード２２を予備光電す
るには、トランジスタ２９がビット・ライン・アドレス
・デコード２２の出力ノードを、ワード・ライン予備光
電期間ＯＡの終了後開始するビット・ライン・アドレス
・デコード予備充電期間ＯＤＯ間、給電電圧ＶＤＤに結
合する。ワード・ライン予備充電期間ＯＡの場合と同様
に、ビット・ライン・アドレス・デコード予備光電期間
ＯＤは、例えばタイムスロットＴＯの前縁とともに開始
し、同じタイムスロットＴＯの後縁とともに終了させ、
がなシ短くすることができる。
ビット・ライン・アドレス・デコード予備充電期間の終
了により、ワード・ライン１２の総べて、ビット・ライ
ン１３の総べて、ワード・ライン・アドレス・デコード
２１およびビット・ライン・アドレス・デコードは予備
光電された状態となる。ワード・ライン・アドレス・デ
コード２１は、ワード・ライン１２中の適切な１つを十
分な時間ノード２８に結合する。従って、次の都合のよ
い事象が起るとき、すなわち、タイムスロットＴ２の前
縁において、第２図に示すようにワード・ライン・アド
レス・デコード予備光電期間ＱＣを終了させることがで
きる。これに応答して、トランジスタｎはノード囚を地
気に結合し、選択されたワード・ライン１２を地気に迅
速に放電する。このように、アレイの対応する列におけ
るエンハンスメント形トランジスタ１１の総べてはオフ
に切換えられる。しかし、同一列のデプリーション形ト
ランジスタ１１はオンの状態を保ち、また、プレイ中の
他の総べてのトランジスタ１１は、エンハンスメント形
であってもデプリーション形であっても、オンの状態を
保つことに注意されたい。
選択されたワード・ライン校が十分な時間放電した後、
ビット・ライン予備充電期間ＯＢを終了させることがで
きる。この好ましい具体例においては、上記はかなシ迅
速に行なわれ、第２図に示すように、このビット・ライ
ン予備充電期間ＯＢをタイムスロッ）　Ｔ３の前縁にお
いて終了させるようにすることができる。これに応答し
て、トランジスタ１９は、ビット・ライン１３の共通の
端部を地気に結合し、各ビット・ライン１３に対して放
電路を設定する。
もし、与えられた１本のビット・ライン１３が、選択さ
れた列においてデプリーション・トランジスタ１１を持
つならば、ビット・ライン・アドレス・デコード２２に
結合されたビット・ライン１３　Ｄ上記端部は放電する
。これ等ビット・ライン１３のうちの１本がビット・ラ
イン・アドレス・デコード２２によって選択されたなら
ば、出力ノード（９）もまた放電する。これに反して、
選択された列において、エンハンスメント形トランジヌ
タ１１を有すル各ヒツト・ライン１３は、ビット・ライ
ン・アドレス・デコード２２に結合された端部は予備光
電されたままである。もし、ビット・ライン・アドレス
・デコード２２が、これ等のビット・ライン１３のうち
の１本を選択したならば、出力ノード冊は予備充電され
たままである。いづれの場合も出カノード妬の出力の状
態は、直列インバータ３１および３２を経て、ＲＯＭ１
Ｏよシの出力として結合トランジスタ簡に捕捉される。
このように、ＲＯＭ１ｏによる出刃データの電圧は、ア
レイの選択された列および行にデプリーション形トラン
ジスタ１１が製作されていれば、実質的に地気であシ、
アレイの上記の位置にエンハンスメント形トランジスタ
１１が製作されていれば給電電圧ＶＤＤの近傍にある。
前述の通シ、これ等の電圧の底わす状態は選定の問題で
ある。
本発明は１つの好ましい具体例に関連して説明されたが
、種々の他の具体例は画業者には容易に明らかである。
例えば、ビット・ライン・アドレス・デコード２２を省
略することができ、この場合は、同一大きさのアレイか
ら複数個の並列データ出力を与えることとなる。これに
反し、俗がそれ自身のビット・ライン・アドレス・デコ
ード２２をもつ、トランジスタ１１のアレイの複数個に
対して、単一のワード・ライン・アドレス・デコード２
１ヲ使用し、並列データ出力の複数個を得るようにする
ことができる。
発明の効果 本発明を用いて、４１個の直列結合トランジスタ１１ヲ
もつポリシリコン・ゲート、Ｎチャネルの集積回路を、
単一の５ボルトの給電電圧ＶＤＤを使用し、４マイクロ
秒よシ短かいアクセス・サイクルを得ることに成功した
。この具体例においては、トランジスタ１１の電流通路
はサブストレートを介して直列に接続され、また、ゲー
トはポリシリコンを用いて並列に接続されたので、アレ
イ中においては金属接続は要求されない。このように、
全アレイに金属層を堆積させることが可能である。
この層をワード・ライン予備充電期間ＯＡの間、給電電
圧ＶＤＤに接続することによシ、ワード・ライン１２に
対するブートストラップ動作が、さらに高められる。
これ等の、そして他の具体例にお込て、本発明は、与え
られた給電電圧およびビット・ライン長に対して最大の
アクセス速度を得るのに使用することができる。当業者
にとって明らかなように、給電電圧ＶＤＤを変更するこ
となく、直列接続トランジスタ１１の数を減少させるこ
とにより、アクセス・サイクル・タイムを著しく減少さ
せる。他方には、アクセス・サイクル・タイムは、直列
接続されたトランジスタ１１の数を減少することなく、
さらに高い給電電圧ＶＤＤを使用することにより減少さ
せることができる。
当業者は本発明の他の変形および使用が容易に判るでお
ろう。従って、前記特許請求の範囲６１己載により、本
発明の真実の精神と範囲の中に含まれる、上記の変形２
よび開示された具体例を総べてカバーすることを意図し
ている。
【図面の簡単な説明】
第１図は本発明によシ構成した直列形のリード・オンリ
・メモリの接続図、第２図は第１図のリード・オンリ・
メモリの動作を説明するためのタイム・チャートである
。 図において、 １０・・・ＲＯＭ１１１・・・ゲート用電界効果トラン
ジスタ、１２・・・ワード・ライン、１３・・・ビット
・ライン、１４・・・ワード・ライン予備充電トランジ
スタ、１５．２３・・・カプラ、１６，１７，２４．２
５・・・ノア・ゲート、１８　、１９　、２６　。 ２７　＋　２９　＋　３３・・・トランジスタ、２０・
・・アドレス・ライン、２１・・・ワード・ライン・ア
ドレス・デコード、２２・・・ビット・ライン・アドレ
ス・デコード、詔・・・共通ノード、田・・・出力ノー
ド、３１　、３２・・・インバータ、ＶＤＤ・・・給電
電圧、ＴＯ−Ｔ１１・・・タイムスロット、ＯＡ・・・
ワード・ライン予備光電期間、ＯＢ・・・ビット・ライ
ン予備光電期間、ＯＣ・・・ワード・ライン・アドレス
・デコード予備充電期間、ＯＤ・・・ビット・ライン・
アドレス・デコード予備充電期間。 特許出願人　　モトローラ・インコーボレーテッド代理
人弁理士　玉　蟲　久　五　部 Ｆ’ｌＧ：、　　　１

Claims (3)

    【特許請求の範囲】
  1. （１）共通に接続されたアレイの列の各々にトランジス
    タの各々のゲートをアレイ状に配置してそれぞれのワー
    ド・ラインを形成し、第１．第２谷行間に直列に接続さ
    れるアレイの各行にトランジスタの各々の電流バスをア
    レイ状に配置してそれぞれビット線を形成し、２個の所
    定の型の絶縁ゲート型の複数個の電界効果トランジスタ
    と、ワード・ライン予備充電期間の間、ワードラインの
    谷に第１の所定電圧を結合し、その後その第１の電圧を
    ワード・ラインから切シ離すためのワード・ライン予備
    充電手段；と、 ワード・ライン予備充電期間の終了に続くビット・ライ
    ン予備光電期間の間、第１の電圧をビット・ラインの谷
    の一端に結合し、その後、第２の予め定められた電圧を
    ビット・ラインの各の第１の端部に結合するためのビッ
    ト・ライン予備充電手段；と、 ワード・ライン予備充電期間の終了の後であるがビット
    ・ライン予備光電期間の終了の前に、アドレス信号によ
    シ選択されたワード・ラインの中の１本に第２の電圧を
    結合するためのワードライン・アドレス・デコード手段
    ；と、 を具備し、ビット・ラインの第２の端部を選択的に放電
    することを特徴とするり、−ド・オンリ・メモリ。
  2. （２）　　出力ノード；と、 ワード・ライン予備充電期間に続く出力ノード予備光電
    期間の間、第１の電圧を出力ノードに結合し、その後ア
    ドレス信号に応答して選択されたビット・ラインの１本
    の第２の端部を出力ノードに結合するためのビット・ラ
    イン・アドレス・デコード手段：と を更に具備することを特徴とする特許請求の範囲第１項
    記載のメモリ。
  3. （３）トランジスタの予め定められた２つの形式はエン
    ハンスメント形とデプリーション形を含み、また、ワー
    ド・ライン予備充電手段は、ナチュラル・タイプの絶縁
    ゲート型電界効果トランジスタの複数個を含みその各は
    それぞれワード・ラインの１本を、ワード・ライン予備
    充電期間の間、第１の電圧に結合することを特徴とする
    特許請求の範囲第２項記載のメモリ。
JP59011784A 1983-01-24 1984-01-24 容量性のブ−トストラツプ予備充電回路を有する直列固定記憶装置 Pending JPS59142797A (ja)

Applications Claiming Priority (1)

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US06/460,335 US4570239A (en) 1983-01-24 1983-01-24 Series read-only-memory having capacitive bootstrap precharging circuitry

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JPS59142797A true JPS59142797A (ja) 1984-08-16

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