JPH03177111A - 高電圧スイッチング回路 - Google Patents
高電圧スイッチング回路Info
- Publication number
- JPH03177111A JPH03177111A JP1316848A JP31684889A JPH03177111A JP H03177111 A JPH03177111 A JP H03177111A JP 1316848 A JP1316848 A JP 1316848A JP 31684889 A JP31684889 A JP 31684889A JP H03177111 A JPH03177111 A JP H03177111A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は低電圧の電源電圧で高電圧をスイッチングす
ることが可能な回路に関するものである。
ることが可能な回路に関するものである。
従来の技術
従来の高電圧スイッチング回路は、第３図のように、し
きい値電圧がほぼＯｖの低しきい値ＭＯＳトランジスタ
と、ドレインに高圧電源を持つエンハンスメント形のＭ
ＯＳトランジスタとを使用して回路を形成している。
きい値電圧がほぼＯｖの低しきい値ＭＯＳトランジスタ
と、ドレインに高圧電源を持つエンハンスメント形のＭ
ＯＳトランジスタとを使用して回路を形成している。
発明が解決しようとする課題
従来の高電圧スイッチング回路は、第３図のような構成
でできた回路で、クロック信号ｆの電圧が低い場合、エ
ンハンスメント形のＭＯＳ トランジスタＡがオンでき
ずに動作しない。また、第４図のように、低しきい値電
圧のＭＯＳ トランジスタを使用した場合、図に示すよ
うに、入力信号としてｌＮ−０がハイレベル、ｌＮ−１
がロウレベルを入力したとき、ラインＮ１はロウレベル
に、ラインＮ２は高圧レベルになる。しかし、高圧電源
ＶＰＰの電流供給能力に制限がある場合、高圧電源Ｖｐ
ｐからグランドへの電流パスにより高圧電源の電圧がさ
がり、ラインＮ２が十分に高圧レベルにあがらない。本
発明は、かかる点に鑑みてなされたもので、第３図のエ
ンハンスメント形のＭＯ３トランジスタＡを低電圧でオ
ンさせるために、低しきい値電圧のＭＯＳトランジスタ
を使用し、高圧電源からの電流をおさえるためにドレイ
ンに高圧電源をもつ低しきい値電圧のＭＯＳトランジス
タのソースにプルアップトランジスタを接続して解決す
る低電圧用の高電圧スイッチング回路を提供するもので
ある。
でできた回路で、クロック信号ｆの電圧が低い場合、エ
ンハンスメント形のＭＯＳ トランジスタＡがオンでき
ずに動作しない。また、第４図のように、低しきい値電
圧のＭＯＳ トランジスタを使用した場合、図に示すよ
うに、入力信号としてｌＮ−０がハイレベル、ｌＮ−１
がロウレベルを入力したとき、ラインＮ１はロウレベル
に、ラインＮ２は高圧レベルになる。しかし、高圧電源
ＶＰＰの電流供給能力に制限がある場合、高圧電源Ｖｐ
ｐからグランドへの電流パスにより高圧電源の電圧がさ
がり、ラインＮ２が十分に高圧レベルにあがらない。本
発明は、かかる点に鑑みてなされたもので、第３図のエ
ンハンスメント形のＭＯ３トランジスタＡを低電圧でオ
ンさせるために、低しきい値電圧のＭＯＳトランジスタ
を使用し、高圧電源からの電流をおさえるためにドレイ
ンに高圧電源をもつ低しきい値電圧のＭＯＳトランジス
タのソースにプルアップトランジスタを接続して解決す
る低電圧用の高電圧スイッチング回路を提供するもので
ある。
課題を解決するための手段
本発明は、低電圧用の高電圧スイッチング回路を実現す
るために、低しきい値電圧のＭＯＳトランジスタのドレ
イン側に高圧電源を接続し、そのソース側にプルアップ
トランジスタと、低しきい値電圧のＭＯＳトランジスタ
のドレインを接続した構成により、低電圧でもトランジ
スタをオンでき昇圧能力を向上させ、高電圧を反転でき
るスイッチング回路である。
るために、低しきい値電圧のＭＯＳトランジスタのドレ
イン側に高圧電源を接続し、そのソース側にプルアップ
トランジスタと、低しきい値電圧のＭＯＳトランジスタ
のドレインを接続した構成により、低電圧でもトランジ
スタをオンでき昇圧能力を向上させ、高電圧を反転でき
るスイッチング回路である。
作用
本発明により、低しきい値電圧のＭＯＳトランジスタを
使用することで、低電圧でトランジスタをオンすること
ができ、高圧電源からの電流を押さえるために、プルア
ップトランジスタを低しきい値電圧のＭＯＳ トランジ
スタのソース側に接続して、この低しきい値電圧のＭＯ
Ｓトランジスタに対して基板電圧をかけることにより、
この低しきい値電圧のＭＯＳトランジスタのゲート入力
端子がほぼＯｖのときカットオフできる。またプルアッ
プトランジスタを通して流れる通常電源の電流をカット
できるように、低しきい値電圧のＭＯＳトランジスタを
プルアップトランジスタのソース側に接続する。これら
の各トランジスタにより、低電圧で昇圧し高電圧を反転
でき、しかも高圧電源からの消費電流を押さえることが
できる。
使用することで、低電圧でトランジスタをオンすること
ができ、高圧電源からの電流を押さえるために、プルア
ップトランジスタを低しきい値電圧のＭＯＳ トランジ
スタのソース側に接続して、この低しきい値電圧のＭＯ
Ｓトランジスタに対して基板電圧をかけることにより、
この低しきい値電圧のＭＯＳトランジスタのゲート入力
端子がほぼＯｖのときカットオフできる。またプルアッ
プトランジスタを通して流れる通常電源の電流をカット
できるように、低しきい値電圧のＭＯＳトランジスタを
プルアップトランジスタのソース側に接続する。これら
の各トランジスタにより、低電圧で昇圧し高電圧を反転
でき、しかも高圧電源からの消費電流を押さえることが
できる。
実施例
第１図は本発明の実施例で、高圧電源の電流供給能力が
低い場合の低電圧用高電圧スイッチング回路の回路図で
ある。第２図は実施例回路のタイミング図である。高圧
電源ＶＰＰの電流供給能力が低い場合、第２図に示すよ
うに、通常電源ＶＣＣに接続されたエンハンスメント形
高耐圧ＭＯＳトランジスタＢをしきい値電圧がほぼＯｖ
の高耐圧ＭＯＳトランジスタＡのソース側に接続して高
耐圧ＭＯ８トランジスタＡに対して基板電圧が働くよう
にする。これは、第２図に示すタイミング図のイ、ハの
区間の入力信号がハイレベルの時、高圧電源ＶＰＰから
の電流をカットするためである。
低い場合の低電圧用高電圧スイッチング回路の回路図で
ある。第２図は実施例回路のタイミング図である。高圧
電源ＶＰＰの電流供給能力が低い場合、第２図に示すよ
うに、通常電源ＶＣＣに接続されたエンハンスメント形
高耐圧ＭＯＳトランジスタＢをしきい値電圧がほぼＯｖ
の高耐圧ＭＯＳトランジスタＡのソース側に接続して高
耐圧ＭＯ８トランジスタＡに対して基板電圧が働くよう
にする。これは、第２図に示すタイミング図のイ、ハの
区間の入力信号がハイレベルの時、高圧電源ＶＰＰから
の電流をカットするためである。
しきい値電圧がほぼＯｖの高耐圧ＭＯ３トランジスタＣ
は第２図のタイミング図のイ、ハの区間の人力信号がハ
イレベルの時、エンハンスメント形の高耐圧ＭＯＳトラ
ンジスタＢを通して電源ＶＣＣからの電流が漏れること
をカットするものである。また素子りは容量で任意の周
波数をもつクロック信号ｆにしたがい、しきい値電圧が
ほぼＯｖの高耐圧ＭＯ３トランジスタＡ、Ｃ，Ｅの各ゲ
ートを間開するために必要な電圧を供給する素子である
。エンハンスメントＭＯＳトランジスタＧは入力信号に
したがい、インバータａの容量を押すクロックを止める
働きをするものである。これは、第２図のタイミングに
示すようにイ、への区間で人力信号がハイレベルのとき
ノードｎをハイレベル固定にして、容量のチャージアッ
プをとめ、しきい値電圧がほぼＯｖの高耐圧ＭＯＳトラ
ンジスタＡ、Ｃ，Ｅの各ゲート電圧のレベルを十分にロ
ウレベルに固定し、さらに、これらのサイズを小さくで
きる。また、第２図のタイミングの口の区間では、トラ
ンジスタＧのゲートをオンすることで、インバータａは
クロック信号ｆの反転クロックを容量にかけ、出力をチ
ャージアップできる。Ｆはしきい値電圧がほぼＯｖの高
耐圧ＭＯＳトランジスタであり、インバータｂに高電圧
をかけないための制御ゲートであり、この制御ゲートの
信号Ｗをロウレベルにすることで、電源ＶＣＣからの漏
れ電流を防ぐ役割をする。この第１図の回路構成により
低電圧での高電圧スイッチング回路を実現できる。
は第２図のタイミング図のイ、ハの区間の人力信号がハ
イレベルの時、エンハンスメント形の高耐圧ＭＯＳトラ
ンジスタＢを通して電源ＶＣＣからの電流が漏れること
をカットするものである。また素子りは容量で任意の周
波数をもつクロック信号ｆにしたがい、しきい値電圧が
ほぼＯｖの高耐圧ＭＯ３トランジスタＡ、Ｃ，Ｅの各ゲ
ートを間開するために必要な電圧を供給する素子である
。エンハンスメントＭＯＳトランジスタＧは入力信号に
したがい、インバータａの容量を押すクロックを止める
働きをするものである。これは、第２図のタイミングに
示すようにイ、への区間で人力信号がハイレベルのとき
ノードｎをハイレベル固定にして、容量のチャージアッ
プをとめ、しきい値電圧がほぼＯｖの高耐圧ＭＯＳトラ
ンジスタＡ、Ｃ，Ｅの各ゲート電圧のレベルを十分にロ
ウレベルに固定し、さらに、これらのサイズを小さくで
きる。また、第２図のタイミングの口の区間では、トラ
ンジスタＧのゲートをオンすることで、インバータａは
クロック信号ｆの反転クロックを容量にかけ、出力をチ
ャージアップできる。Ｆはしきい値電圧がほぼＯｖの高
耐圧ＭＯＳトランジスタであり、インバータｂに高電圧
をかけないための制御ゲートであり、この制御ゲートの
信号Ｗをロウレベルにすることで、電源ＶＣＣからの漏
れ電流を防ぐ役割をする。この第１図の回路構成により
低電圧での高電圧スイッチング回路を実現できる。
なお、本実施例ではしきい値電圧がほぼＯｖのＭＯＳト
ランジスタを使用したが、しきい値電圧が−０，２〜＋
０．２ｖの範囲の低しきい値電圧のものであれば、本発
明の効果は達成される。
ランジスタを使用したが、しきい値電圧が−０，２〜＋
０．２ｖの範囲の低しきい値電圧のものであれば、本発
明の効果は達成される。
発明の効果
本発明によれば、低電圧での昇圧が可能であリ、特に不
揮発性メモリで使用する高電圧スイッチング回路の低電
圧化に対して極めて有用である。
揮発性メモリで使用する高電圧スイッチング回路の低電
圧化に対して極めて有用である。
第１図は本発明実施例の低電圧用高電圧スイッチング回
路の回路図、第２図は同実施例高電圧スイッチング回路
のタイミング図、第３図は従来の高電圧スイッチング回
路の回路図、第４図はしきい値電圧がほぼＯｖのＭＯＳ
トランジスタを使用した従来の高電圧スイッチング回路
の回路図である。 Ａ、Ｃ，Ｅ、Ｆ・・・・・・しきい値電圧がＯｖの高耐
圧ＭＯＳトランジスタ、Ｂ・・・・・・エンハンスメン
ト形の高耐圧ＭＯＳトランジスタ、Ｄ・・・・・・容量
素子、ａ、ｂ・・・・・・インバータ。
路の回路図、第２図は同実施例高電圧スイッチング回路
のタイミング図、第３図は従来の高電圧スイッチング回
路の回路図、第４図はしきい値電圧がほぼＯｖのＭＯＳ
トランジスタを使用した従来の高電圧スイッチング回路
の回路図である。 Ａ、Ｃ，Ｅ、Ｆ・・・・・・しきい値電圧がＯｖの高耐
圧ＭＯＳトランジスタ、Ｂ・・・・・・エンハンスメン
ト形の高耐圧ＭＯＳトランジスタ、Ｄ・・・・・・容量
素子、ａ、ｂ・・・・・・インバータ。
Claims (1)
- 高圧電源に接続されたドレインを持ち、低しきい値電圧
の第１のＭＯＳトランジスタ、この第１のＭＯＳトラン
ジスタのソース側に前記高圧電源からの電流を遮断する
ために設けたプルアップトランジスタと、このプルアッ
プトランジスタからの電流を遮断するために設けた低し
きい値電圧の第２のＭＯＳトランジスタ、電圧を昇圧す
るための容量および昇圧された電荷を制御する低しきい
値電圧の第３のＭＯＳトランジスタで構成された高電圧
スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31684889A JP2590574B2 (ja) | 1989-12-06 | 1989-12-06 | 高電圧スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31684889A JP2590574B2 (ja) | 1989-12-06 | 1989-12-06 | 高電圧スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03177111A true JPH03177111A (ja) | 1991-08-01 |
| JP2590574B2 JP2590574B2 (ja) | 1997-03-12 |
Family
ID=18081593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31684889A Expired - Fee Related JP2590574B2 (ja) | 1989-12-06 | 1989-12-06 | 高電圧スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590574B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684388A (ja) * | 1992-09-02 | 1994-03-25 | Toshiba Corp | レベルシフタ回路 |
| US5708606A (en) * | 1994-08-19 | 1998-01-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
-
1989
- 1989-12-06 JP JP31684889A patent/JP2590574B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684388A (ja) * | 1992-09-02 | 1994-03-25 | Toshiba Corp | レベルシフタ回路 |
| US5708606A (en) * | 1994-08-19 | 1998-01-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
| US5828621A (en) * | 1994-08-19 | 1998-10-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
| US5909398A (en) * | 1994-08-19 | 1999-06-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590574B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |