JPH0363853B2 - - Google Patents
Info
- Publication number
- JPH0363853B2 JPH0363853B2 JP58223388A JP22338883A JPH0363853B2 JP H0363853 B2 JPH0363853 B2 JP H0363853B2 JP 58223388 A JP58223388 A JP 58223388A JP 22338883 A JP22338883 A JP 22338883A JP H0363853 B2 JPH0363853 B2 JP H0363853B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- fet
- node
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデイプリーシヨン型FET負荷素子を
有するプツシユ・プル型ANDゲート駆動回路に
係る。
有するプツシユ・プル型ANDゲート駆動回路に
係る。
第１図に示されている従来のプツシユ／プル
ANDゲート駆動回路は、FET素子１′乃至８′よ
り成り、デイプリーシヨン型FET素子６′のゲー
トは自己バイアスされたデイプリーシヨン型
FET負荷素子８′を経てドレイン電位VDDに接
続され、実際にはドレイン電位に短絡接続されて
いる。従つて、回路の出力ノードが上昇すると
き、出力素子６′のゲート電位がドレイン電位よ
りも高く上昇することができないため、ゲート−
ソース間のキヤパシタンスによる昇圧効果が生じ
得ない。これは、上記駆動回路からの出力波形の
立上り時間を限定する。
ANDゲート駆動回路は、FET素子１′乃至８′よ
り成り、デイプリーシヨン型FET素子６′のゲー
トは自己バイアスされたデイプリーシヨン型
FET負荷素子８′を経てドレイン電位VDDに接
続され、実際にはドレイン電位に短絡接続されて
いる。従つて、回路の出力ノードが上昇すると
き、出力素子６′のゲート電位がドレイン電位よ
りも高く上昇することができないため、ゲート−
ソース間のキヤパシタンスによる昇圧効果が生じ
得ない。これは、上記駆動回路からの出力波形の
立上り時間を限定する。
本発明の目的は、ANDゲート駆動回路からの
出力波形の立上りおよび立下りをより迅速にする
ことである。
出力波形の立上りおよび立下りをより迅速にする
ことである。
上記目的は、本発明による高性能のANDゲー
ト駆動回路によつて達成される。本発明による
ANDゲート駆動回路に於いては、実質的に零の
閾値電圧を有する。“ナチユナル”な制御用FET
素子が、低閾値電圧を有するデイプリーシヨン型
FET出力負荷素子のゲートとNAND入力ブロツ
クの１つの入力ノードとの間に直列接続されてお
り、上記の“ナチユナル”なFET素子は、入力
波形が上昇し始めるにつれて、上記回路入力ノー
ドから上記FET出力負荷素子のゲートへ電流を
流し、しかも回路出力ノードに於ける電圧が上昇
するとき、上記FET出力負荷素子のゲートから
逆方向に電流が流れないように、上記FET出力
負荷素子のゲート回路に充分な抵抗を与える。こ
れは、上記FET出力負荷素子の導電率を増大さ
せて、出力波形の立上り時間をより迅速にする。
ト駆動回路によつて達成される。本発明による
ANDゲート駆動回路に於いては、実質的に零の
閾値電圧を有する。“ナチユナル”な制御用FET
素子が、低閾値電圧を有するデイプリーシヨン型
FET出力負荷素子のゲートとNAND入力ブロツ
クの１つの入力ノードとの間に直列接続されてお
り、上記の“ナチユナル”なFET素子は、入力
波形が上昇し始めるにつれて、上記回路入力ノー
ドから上記FET出力負荷素子のゲートへ電流を
流し、しかも回路出力ノードに於ける電圧が上昇
するとき、上記FET出力負荷素子のゲートから
逆方向に電流が流れないように、上記FET出力
負荷素子のゲート回路に充分な抵抗を与える。こ
れは、上記FET出力負荷素子の導電率を増大さ
せて、出力波形の立上り時間をより迅速にする。
更に上記FET負荷素子のゲートと接続電位の
間にエンハンスメント型FET素子である能動的
なインピーダンス手段を設け、上記出力ノードの
電圧上昇時にはオフ状態になつて負荷素子のゲー
ト電位の迅速な立上りに寄与する一方、上記出力
ノードの電圧下降時には負荷素子のゲート電位の
急峻な立下りに役立つ。
間にエンハンスメント型FET素子である能動的
なインピーダンス手段を設け、上記出力ノードの
電圧上昇時にはオフ状態になつて負荷素子のゲー
ト電位の迅速な立上りに寄与する一方、上記出力
ノードの電圧下降時には負荷素子のゲート電位の
急峻な立下りに役立つ。
第２図に示されている、本発明の実施例による
ANDゲート駆動回路に於いては、実質的に零の
閾値電圧を有する“ナチユナル”なFET素子４
が、低閾値電圧を有するデプリーシヨン型FET
出力負荷素子６のゲートとNAND機能回路の１
つのFET素子３つの入力ノードとの間に直列接
続されており、上記の“ナチユナル”な制御用
FET素子４は、入力波形が上昇し始めるとき、
上記回路入力ノードから上記FET出力負荷素子
６のゲートへ電流を流し、しかも回路出力ノード
に於ける電圧が上昇するとき、上記FET出力負
荷素子６のゲートから逆方向に電流が流れないよ
うに、上記FET出力負荷素子６のゲート回路に
充分な抵抗を与える。これは、上記FET出力負
荷素子６の導電率を増大させて、出力波形の立上
り時間をより迅速にする。
ANDゲート駆動回路に於いては、実質的に零の
閾値電圧を有する“ナチユナル”なFET素子４
が、低閾値電圧を有するデプリーシヨン型FET
出力負荷素子６のゲートとNAND機能回路の１
つのFET素子３つの入力ノードとの間に直列接
続されており、上記の“ナチユナル”な制御用
FET素子４は、入力波形が上昇し始めるとき、
上記回路入力ノードから上記FET出力負荷素子
６のゲートへ電流を流し、しかも回路出力ノード
に於ける電圧が上昇するとき、上記FET出力負
荷素子６のゲートから逆方向に電流が流れないよ
うに、上記FET出力負荷素子６のゲート回路に
充分な抵抗を与える。これは、上記FET出力負
荷素子６の導電率を増大させて、出力波形の立上
り時間をより迅速にする。
負荷素子６のゲートと接地電位の間に能動的イ
ンピーダンス手段としてエンハンスメント型
FET素子５が設けられ、このゲートがNAND回
路の出力ノードに接続される。このFET素子５
は、出力ノードＰ１０の上昇及び下降時に夫々オ
フ状態及びオン状態になり、負荷素子６のゲート
電位の急峻な上昇及び下降に寄与する。
ンピーダンス手段としてエンハンスメント型
FET素子５が設けられ、このゲートがNAND回
路の出力ノードに接続される。このFET素子５
は、出力ノードＰ１０の上昇及び下降時に夫々オ
フ状態及びオン状態になり、負荷素子６のゲート
電位の急峻な上昇及び下降に寄与する。
第２図にしめされている本発明によるANDゲ
ート駆動回路に於ける、実質的に零の閾値電圧を
有する“ナチユラル”なFET素子４は、FET出
力負荷素子６のゲートとFET素子３に於ける回
路入力ノードとの間に直列接続された、或る量の
抵抗インピーダンスを与える。FET素子３に於
ける回路入力ノードが正に遷移しそしてFET素
子２に於ける回路入力ノードが正に遷移すると
き、上記の“ナチユラル”なFET素子４のソー
ス及びゲートは同一の電位になつて、FET素子
４がオン状態になり、その結果FET素子３に於
ける回路入力ノードからFET素子４を経てFET
素子６のゲートに於けるノードＰ１３へ電流が流
れる。
ート駆動回路に於ける、実質的に零の閾値電圧を
有する“ナチユラル”なFET素子４は、FET出
力負荷素子６のゲートとFET素子３に於ける回
路入力ノードとの間に直列接続された、或る量の
抵抗インピーダンスを与える。FET素子３に於
ける回路入力ノードが正に遷移しそしてFET素
子２に於ける回路入力ノードが正に遷移すると
き、上記の“ナチユラル”なFET素子４のソー
ス及びゲートは同一の電位になつて、FET素子
４がオン状態になり、その結果FET素子３に於
ける回路入力ノードからFET素子４を経てFET
素子６のゲートに於けるノードＰ１３へ電流が流
れる。
それから、回路出力ノード１０Ｐが上昇すると
き、FET素子６のゲート−ソース間のキヤパシ
タンスは、回路出力ノードに於ける電位の上昇
を、FET素子６のゲートに於けるノードＰ１３
に結合させる。直列接続された“ナチユラル”な
FET素子４には或る程度の抵抗が存在している
ので、電荷がノードＰ１３からFET素子４を経
てゆつくりと流れ始めるが、その電荷は、FET
素子６のゲートがそのソースに容量結合されるこ
とによりFET素子６のゲートに於ける電位がVDD
の値よりも高く上昇する昇圧効果を無くす程迅速
には流れない。
き、FET素子６のゲート−ソース間のキヤパシ
タンスは、回路出力ノードに於ける電位の上昇
を、FET素子６のゲートに於けるノードＰ１３
に結合させる。直列接続された“ナチユラル”な
FET素子４には或る程度の抵抗が存在している
ので、電荷がノードＰ１３からFET素子４を経
てゆつくりと流れ始めるが、その電荷は、FET
素子６のゲートがそのソースに容量結合されるこ
とによりFET素子６のゲートに於ける電位がVDD
の値よりも高く上昇する昇圧効果を無くす程迅速
には流れない。
例えば、VDDが4.5Vであり、FET素子２及び３
に於ける入力電圧が4Vであるとき、ノードＰ１
３に於けるオン状態の昇圧された電圧は5.47Vに
なる。これは負荷素子６を強いオン状態にして、
回路出力ノードＰ１０へより多量の電流を流す。
その結果、第２図及び第３図に於ける本発明によ
るANDゲート駆動回路は、回路出力ノードに於
ける容量性負荷を駆動させて、第１図に於ける従
来のプツシユ／プルANDゲート駆動回路の場合
よりも迅速な立上り時間を与える。
に於ける入力電圧が4Vであるとき、ノードＰ１
３に於けるオン状態の昇圧された電圧は5.47Vに
なる。これは負荷素子６を強いオン状態にして、
回路出力ノードＰ１０へより多量の電流を流す。
その結果、第２図及び第３図に於ける本発明によ
るANDゲート駆動回路は、回路出力ノードに於
ける容量性負荷を駆動させて、第１図に於ける従
来のプツシユ／プルANDゲート駆動回路の場合
よりも迅速な立上り時間を与える。
第２図に於けるANDゲート駆動回路は、第１
及び第２の回路入力ノードに加えられた電圧に応
答してNANDブロツク出力ノードにNAND論理
機能電圧を与えるNANDブロツク１，２及び３
と；回路出力ノードと接地電位との間に接続され
且つそのゲートが上記NANDブロツク出力ノー
ドに接続されているエンハンスメント型FET素
子７を含む出力回路と；上記回路出力ノードとド
レイン電位との間に接続され且つそのゲートが
FET型のインピーダンス素子５を経て上記接地
電位に接続されている低閾値電圧FET素子６
と；そのソース−ドレイン径路が上記低閾値電圧
FET素子６のゲートと上記第１回路入力ノード
との間に接続され且つそのゲートが上記第２回路
入力ノードに接続されている。実質的に零の閾値
電圧を有するFET素子４とを含む。上記の実質
的に零の閾値電圧を有するFET素子４は、上記
第１回路入力ノードに於ける電圧が上昇し始める
とき、上記第１回路入力ノードと上記低閾値電圧
FET素子のゲートとの間に電流を流し、上記回
路出力ノードに於ける電圧が上昇するとき、上記
閾値電圧FET素子のゲートと上記第１回路入力
ノードとの間の電流を流れを妨げる。従つて、上
記回路出力ノードに於ける電圧の立上り時間が短
縮される。
及び第２の回路入力ノードに加えられた電圧に応
答してNANDブロツク出力ノードにNAND論理
機能電圧を与えるNANDブロツク１，２及び３
と；回路出力ノードと接地電位との間に接続され
且つそのゲートが上記NANDブロツク出力ノー
ドに接続されているエンハンスメント型FET素
子７を含む出力回路と；上記回路出力ノードとド
レイン電位との間に接続され且つそのゲートが
FET型のインピーダンス素子５を経て上記接地
電位に接続されている低閾値電圧FET素子６
と；そのソース−ドレイン径路が上記低閾値電圧
FET素子６のゲートと上記第１回路入力ノード
との間に接続され且つそのゲートが上記第２回路
入力ノードに接続されている。実質的に零の閾値
電圧を有するFET素子４とを含む。上記の実質
的に零の閾値電圧を有するFET素子４は、上記
第１回路入力ノードに於ける電圧が上昇し始める
とき、上記第１回路入力ノードと上記低閾値電圧
FET素子のゲートとの間に電流を流し、上記回
路出力ノードに於ける電圧が上昇するとき、上記
閾値電圧FET素子のゲートと上記第１回路入力
ノードとの間の電流を流れを妨げる。従つて、上
記回路出力ノードに於ける電圧の立上り時間が短
縮される。
上記ANDゲート駆動回路は、回路出力ノード
に於ける容量性負荷を駆動させて、従来の昇圧回
路を用いた場合よりも迅速な立上り時間を与え
る。分析の結果、本発明によるANDゲート駆動
回路は、略10％迅速な立上り時間及び24％少ない
電力消費を示す。上記ANDゲート駆動回路の物
理的レイアウトは、第１図に示されている如き従
来の駆動回路よりも５％少ない能動領域しか要し
ない。
に於ける容量性負荷を駆動させて、従来の昇圧回
路を用いた場合よりも迅速な立上り時間を与え
る。分析の結果、本発明によるANDゲート駆動
回路は、略10％迅速な立上り時間及び24％少ない
電力消費を示す。上記ANDゲート駆動回路の物
理的レイアウトは、第１図に示されている如き従
来の駆動回路よりも５％少ない能動領域しか要し
ない。
第２図に示された実施例に於ては、FET素子
５は、そのゲートがNANDブロツク出力ノード
に接続されているエンハンスメント型FET素子
であり、昇圧ノードと接続電位との間の能動イン
ピーダンスとして働く。両実施例に於て、素子５
は、回路出力ノードＰ１０に於ける電圧が下降す
る間、昇圧ノードＰ１３から電荷を流すように働
く。この場合には、回路出力ノードＰ１０に於け
る電圧が上昇すると、素子５がターン・オフされ
るので、より正の電荷が素子６のゲートに残され
るために、より迅速なオン状態の立上り時間が得
られる。
５は、そのゲートがNANDブロツク出力ノード
に接続されているエンハンスメント型FET素子
であり、昇圧ノードと接続電位との間の能動イン
ピーダンスとして働く。両実施例に於て、素子５
は、回路出力ノードＰ１０に於ける電圧が下降す
る間、昇圧ノードＰ１３から電荷を流すように働
く。この場合には、回路出力ノードＰ１０に於け
る電圧が上昇すると、素子５がターン・オフされ
るので、より正の電荷が素子６のゲートに残され
るために、より迅速なオン状態の立上り時間が得
られる。
以上に於て、本発明をその好実施例について説
明したが、本発明の要旨及び範囲を逸脱すること
なく、他の変更も可能であることは当業者に明ら
かである。
明したが、本発明の要旨及び範囲を逸脱すること
なく、他の変更も可能であることは当業者に明ら
かである。
第１図は従来技術によるFET駆動回路を示す
図、第２図は能動インピーダンス素子５を用いて
いる、本発明による改良された高性能ANDゲー
ト駆動回路の実施例を示す図である。 ６……デイプリーシヨン型FET出力素子、
８′……自己バイアスされたデイプリーシヨン型
FET負荷素子、１，２及び３……NANDブロ
ク、４……実質的に零の閾値電圧を有する“ナチ
ユラル”なFET素子、５……インピーダンス手
段、６……低閾値電圧FET素子、７……エンハ
ンスメント型FET素子、Ｐ１０……回路出力ノ
ード、Ｐ１３……昇圧ノード、VDD……ドレイン
電位。
図、第２図は能動インピーダンス素子５を用いて
いる、本発明による改良された高性能ANDゲー
ト駆動回路の実施例を示す図である。 ６……デイプリーシヨン型FET出力素子、
８′……自己バイアスされたデイプリーシヨン型
FET負荷素子、１，２及び３……NANDブロ
ク、４……実質的に零の閾値電圧を有する“ナチ
ユラル”なFET素子、５……インピーダンス手
段、６……低閾値電圧FET素子、７……エンハ
ンスメント型FET素子、Ｐ１０……回路出力ノ
ード、Ｐ１３……昇圧ノード、VDD……ドレイン
電位。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の回路入力ノードに加えられた
電圧に応答してNANDブロツク出力ノードに
NAND論理機能電圧を与えるNANDブロツク
２，３と 回路出力ノードと接地電位との間に接続され且
つそのゲートが上記NANDブロツク出力ノード
に接続されているエンハンスメント型FET素子
７を含む出力回路と、 上記回路出力ノードとドレイン電位との間に接
続され且つそのゲートがFET型インピーダンス
素子５を経て上記接地電位に接続されている出力
負荷用デイプリーシヨン型FET素子６と、 ソース／ドレインが上記出力負荷用FET素子
のゲートと上記第１回路入力ノードとの間に接続
され実質的に零の閾値電圧を有する制御用デイプ
リーシヨン型FET素子４とを含むANDゲート駆
動回路であつて、上記FET型インピーダンス素
子のゲートは上記NANDブロツク出力ノードに
接続され負荷用FET素子のゲート上の電荷の充
電、放電を促進するように作用し、上記制御用
FET素子のゲートは上記第２回路入力ノードに
接続され上記第１及び第２回路入力ノードに於け
る電圧上昇に応じて上記負荷用FET素子の導通
を促進するように作用する事を特徴とするAND
ゲート駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/481,033 US4525640A (en) | 1983-03-31 | 1983-03-31 | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output |
| US481033 | 1983-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185429A JPS59185429A (ja) | 1984-10-22 |
| JPH0363853B2 true JPH0363853B2 (ja) | 1991-10-02 |
Family
ID=23910318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223388A Granted JPS59185429A (ja) | 1983-03-31 | 1983-11-29 | Ａｎｄゲート駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4525640A (ja) |
| EP (1) | EP0120992B1 (ja) |
| JP (1) | JPS59185429A (ja) |
| DE (1) | DE3374747D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616147A (en) * | 1984-11-15 | 1986-10-07 | Motorola, Inc. | Programmable edge defined output buffer |
| US4629908A (en) * | 1985-02-19 | 1986-12-16 | Standard Microsystems Corp. | MOS monostable multivibrator |
| JPH07114359B2 (ja) * | 1989-07-28 | 1995-12-06 | 株式会社東芝 | 半導体集積回路 |
| EP4064349A1 (en) | 2013-11-15 | 2022-09-28 | Texas Instruments Incorporated | Method and circuitry for controlling a depletion-mode transistor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832574A (en) * | 1972-12-29 | 1974-08-27 | Ibm | Fast insulated gate field effect transistor circuit using multiple threshold technology |
| JPS5178665A (ja) * | 1974-12-24 | 1976-07-08 | Ibm | |
| US3995172A (en) * | 1975-06-05 | 1976-11-30 | International Business Machines Corporation | Enhancement-and depletion-type field effect transistors connected in parallel |
| JPS522266A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Mos push-pull circuit |
| JPS5368555A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Pulse circuit |
| JPS53125753A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Driving circuit |
| JPS6035756B2 (ja) * | 1977-12-27 | 1985-08-16 | 日本電気株式会社 | 論理回路 |
| DE2816980C3 (de) * | 1978-04-19 | 1980-10-09 | Ibm Deutschland Gmbh, 7000 Stuttgart | FET-Treiberschaltung mit kurzen Schaltzeiten |
| US4289973A (en) * | 1979-08-13 | 1981-09-15 | Mostek Corporation | AND-gate clock |
| US4381460A (en) * | 1980-05-27 | 1983-04-26 | National Semiconductor Corporation | Bootstrap driver circuit |
-
1983
- 1983-03-31 US US06/481,033 patent/US4525640A/en not_active Expired - Fee Related
- 1983-11-29 DE DE8383111939T patent/DE3374747D1/de not_active Expired
- 1983-11-29 EP EP83111939A patent/EP0120992B1/en not_active Expired
- 1983-11-29 JP JP58223388A patent/JPS59185429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0120992B1 (en) | 1987-11-25 |
| EP0120992A2 (en) | 1984-10-10 |
| DE3374747D1 (en) | 1988-01-07 |
| JPS59185429A (ja) | 1984-10-22 |
| US4525640A (en) | 1985-06-25 |
| EP0120992A3 (en) | 1985-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5990292A (ja) | 電圧変換回路 | |
| CA1058325A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| EP0055601A2 (en) | Buffer circuit | |
| JPH057931B2 (ja) | ||
| JPS62205597A (ja) | 半導体感知増幅回路 | |
| JP2796833B2 (ja) | 出力段の電流を防止するフィードバックを有する高速論理回路 | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| JPS5916424A (ja) | 半導体回路 | |
| US4587446A (en) | Field effect transistor output circuit operable by a reduced amount of current | |
| KR910003387B1 (ko) | 주승압회로의 출력전압승압용 부승압회로 | |
| JPH0363853B2 (ja) | ||
| JPH0786917A (ja) | インバータ回路 | |
| US4818897A (en) | Fast one way amplifier stage | |
| JPH0249519B2 (ja) | ||
| JPH0344692B2 (ja) | ||
| JPH01173384A (ja) | プリチャージ回路 | |
| JPH0795046A (ja) | Ｃｍｏｓ型インバータ回路 | |
| JPH03177111A (ja) | 高電圧スイッチング回路 | |
| JPS6218993B2 (ja) | ||
| JP2635281B2 (ja) | 半導体集積回路 | |
| JPH0263219A (ja) | チャージポンプ回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPS60224329A (ja) | Ｍｏｓ集積回路素子の入力回路 | |
| JP2754552B2 (ja) | コンパレータ | |
| JPS60130917A (ja) | Ｍｏｓ形半導体遅延回路 |