JPH0317770A - 並列処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は＃！ダ１処理ブＯセッリに係り、特に複数のブ
Ｄセッサ．共有レジスタ及び共有バスを有する並列処理
プロセッサに関する。

〔従来の技術〕

第３図は従来の並列処理プロセッサの一例の構成図を丞
す。同図中、１はデータ入力端子．２はクロック入力端
子．３はプログラムカウンタ．４はプＯセッ９入力制御
プログラム読み出しアドレス．５はプログラムメモリ，
６はプログラム設定部である。また、９はプログラム更
新カウンタ，１０はプログラム変換部、１１は処理実行
部、１２は後述の共有レジスタ２０へのデータ出力制郭
ゲート．１３は共有レジスタ２０の７ドレス糾御ゲート
，１４は共有レジスタ２０からのデータ入力！ｌＪｔ［
ｌゲート、１５は共有レジスタデータ切替えセレクタ．
２３は入力判定ゲートで、これらは１つのプロセッサ２
０１を構成している。もう１つのプロセッサ２０２もプ
ロセッサ２０１と同一構成とされている。

また、１８は共有レジスタアクセスアドレスバス．１９
は共有レジスタアクセスデータバス，２０は共有レジス
タ、２１は出力端子である。共有レジスタ２０は共有レ
ジスタアクセスアドレスバス１８を介して共有レジスタ
アドレス制御ゲート１３に接続されており、また共有レ
ジスタデータ出力ｌ＃ｌＩＭ！ゲート１２，共有レジス
タデータ入力１３６１）ゲート１４に夫々接続されてい
る。

次にこの従来の並列処理プ０セツザの動作について説明
する。データ入力端子１から入力されたデータはプログ
ラム設定部６に入力され、ここでブＤグラムカウンタ３
で設定されるプログラム読み出しアドレス４によってプ
ログラムメモリ５より読み出されるプログラムをデータ
に付与する。

このプログラムは入力データの処即種別と入力データの
行き先を表わす。

プログラムを付与されたデータはプロセッサ２（｝１の
入力判定ゲート２３へ入力される。入力判定ゲート２３
はデータに付与されたプログラムよりｆｆｉｌ！Ｊを行
なうべきデータであるか否かを判定し、処理を行なうべ
きデータであると判定したときには、その入力データを
プログラム変換部１０へ入力する一方、セレクタ１５を
介して処即実行部１１へ入力する。処理実行部１１では
実行プ０グラムで指定される！ｉａ理を行ないデータを
出力する。

出力データの処叩をプロセッサ２０１で繰り返し行なう
場合には、出力データを再び処理実行部１１へ入力する
。

プログラム更新カウンタ９は入力端’Ｆ　２に入力され
た外部クロックによってカウンタ値を更新され、そのカ
ウンタ値をブ０グラム変換部１０へ入力することにより
、次の命令プログラムを指定し処理を進めさせる。

出力データを他のプロセツリで使用する必要がある場合
には、出力データを共有レジスタ２０へのデータ出力”
ｔｓｍゲー１・１２より共有レジスタアクセスデータバ
ス１９に出力すると共に、共有レジスタアドレスｔＵａ
ゲート１３より共有レジスタ２０のアドレスを共有レジ
スタアドレスバス１８に出力し、共有レジスタ２０に出
力データを書き込む。このとき、共有レジスタ？クセス
データバ．ス１９と共有レジスタアクセスアドレスバス
１８への７クセスは、他のプロセッサのアクセスと重な
らないように予めプログラム変換部１０の実行プログラ
ムの実行順序をスケジｌ−リングしてプログラムを設定
する必要がある。

また、プ０セッサ２０１の処即実行のために他のプロセ
ッサの出力結果が必要な場合、共有レジスタ？ドレスｔ
ｉＩＩｗゲート１３より共有レジスタ２０のアドレスを
共有レジスタアクセスアドレスバス１８に出力し、共有
レジスタ２０のデータ（他のプロセッサの出力結果）を
共有レジスタアクセスデータバス１９に出力させて、デ
ータ入力制御グート１４より共有レジスタ２０からのデ
ータをプロセッサ２０１に取り込み、共有レジスタデー
タ切替えセレクタ１５を共有レジスタ２０側へ切替え、
共有レジスタ２０から読み出したデータを処理実行部１
１で５１！ｌ理する。このときも、共有レジスタアクセ
スデータバス１９と共有レジスタアクセスアドレスバス
１８へのアクセスは、他のブロセッリのアクセスと重な
らないように予めプログラム変換１１０の実行プログラ
ムの実行順序をスケジｌ−リングしてプログラムを設定
する必要がある。

このようにして、データの処理がすべて終了すると、出
力データは処理実行部１１がら出力喘ｆ２１へ出力され
、プログラム更新カウンタ９がリセットされる。

〔発明が解決しようとする課題〕

しかるに、上記の従来の並列処理プロセッサにおいては
、プロセッサ２０１．　　２０２１の各プロセッサが入
力端子２からの同一のクロックで肋作しているので、プ
０セッリ数を増やして処即能力を上げようとしても、共
有レジスタ２０へのアクセス回数の多い処理を行なう場
合、共ｈレジスタ２０へのアクセス持ちが増えてしまい
、処Ｉ！ｌ］能力がプ０セッリの並ダ１数ほどは上がら
ないという問題があった。

また、各プロセッサの実行プログラムは予め共有レジス
タ２０へのアクセスが重ならないようにスケジューリン
グして設定しなければならないから、プ０セツリの内部
動作をすべて叩解しないとプログラムが作或できｒ１プ
ログラム作或が難しかった。

本発明は上記の点に鑑みてなされたもので、並列処理形
のプロセッサのパスネックを＠避し、処理能力を高めた
並列処理プ０セツリを提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、１００＋
　〜１００ｙｌはｎ台（ｎは２以上の整数〉のブ０セッ
サで、夫々は共有バス１０１を介して共有レジスタ１０
２に接続されている。ブＯセッサ１００Ｉ〜１００Ｔ＋
は各々同−ａ或で、クロック発生回路１０３，入力判定
ゲート１０４，入力状態保持回路１０５．実行ブＤグラ
ム発生手段１０６．スイッチ回路１０７及び処即実行手
段１０８かうなる。

入力判定ゲート１０４は入力データ及びプ０グラムが入
力され、処理すべきデータを判定出力する。

入力状態保持回路１（｝５は人力データが入力されると
人力状態｛ｆｆｉ号を出力して入力判定ゲート１０４を
閉じる一方、他の各ブ０セッサ１００２〜１００．の１
つだけを入力可能状態とし、入力データ及びブ０グラム
がプロセッサ１００１〜ｌｏｏ，に順次取り込まれるよ
うにする。

また、実行プログラム発生手段１０６は入力状態保持回
路１０５からの入力プログラムとクロック発生回路１０
３からの内部クロックとにより実行プログラムを発生し
、かつ、必要に応じて共有レジスタ　１０２のアクセス
要求を行なう。この実行プログラム発生手段１０６は入
力状態信号の入力によりスイッチ回路１０１から選択出
力される外部クロックを分周するクロック発生回路１０
３からの内部クロックに基づいて動作する。

処理実行手段１０８は上記の実行プ０グラムと入力状態
保持回路１０５からのデータとが入力され、実行プログ
ラムで指定された処理を実行し、得られたデータを出力
する。

〔作用〕

入力データ．プログラムはブ０セッサ１００１〜１００
Ｔ＋により順番に取り込まれる。この入力データ．プロ
グラムを取り込むプロセッサ内の実行プ０グラム発生手
段１０６は、入力データ，プログラムが入力される毎に
発生される入力状態信号に基づきスイッチ回路１０７を
介して取り出される外部クＤツクを、クロック発生回路
１０３により分周して得た内部クロックに基づいて動作
する。

従って、各プロセッサ１００１〜１００Ｔｌは順次に入
力データ．プログラムを取り込むから、互いに異なる｛
Ｄ相の内部クロックで動作することになり、見掛け上多
相クＯツクで動作することになる。

〔実施例〕

第２図は本発明の一実施例のｍ成護を示す．．局図中、
第１図と同一構成部分には同一符号を付し、また第３図
と同一ｍ或部分には同・一符号を付し、その説明を省略
する。第２図において、７は入力判定ゲート．８はクロ
ック（ＣＫ）発生回路で、各々前記入力判定ゲート１０
４．クロック発／＋回路１０３を構威している。クロッ
ク発生回路８は入力嬬子２を介して入力ざれる外部クＯ
ツクを分周して所定周期の内部クロックを発生する。

また、１６及び２２は夫々プログラム更新カウンタ入力
クＯツク制御スイッチで、士記の内部クロックをプログ
ラム更新カウンタ９へ入力するか、又はその入力を阻止
する。プログラム更新カウンタ入カクＤツクυ１ｖｓス
イッチ２２は前記スイッチ回路１０７を構成している。

更に、１７は競合ｉ．ｌＪｉｌｊ回路で、共有レジスタ
２０に対するプロセッサ１００１　，　　１００，＠′
の複数のプロセッサによるアクセス費求が競合した時、
予め定められた優先順序に従って、所定のーのプロセッ
サにのみ出力許可信号を出力する。１ロセッザ１００１
　と１００２　、史には兼列に設けられた他のプロセッ
サは同一ｖＡ或である。

次に本実施例の動のについて説明する。プログラム設定
？ｉ５６によりプログラムを付与された入力データは入
力判定ゲート１０４に入力され、ここで処理空き状態で
ある時は入力状態保持回路２４へ入力ざれる。入力状態
保持回路２４は入力データが到着したことを認識すると
入力状態信号を発生する。この入力状Ｓ信号はプロセッ
サ１００１が処理実行状態であることを示し、入力判定
ゲート７へ供給されてこれをゲート「閉１状態に切替え
、次のデータとプログラムの入力を禁正させると共に、
次のブ０セッサ１００２の人力状態保持回路へ供給され
て、強制的に入力空き状態とさせる。

すなわち、入力状態信号は隣接するプロセッサ内の入力
状態保持回路に供給されるように接続されており、プロ
セッサ１００＋　，　　１００２等複数個のプロセッサ
のうち、すべてのブ０１ｌ！ツリが人力空き状態のとき
は所定の１つのプロセッサだけが入力空ぎ状憇とされ、
かつ、残りのプロセツ＋Ｊは強υノ的にデータ入力状態
とざれ、上記の入力空き状態の所定の１つのプ０セツリ
だけに入力データが入力されるようにする。

また、上記の入力状態信号はプログラム更新力ウンタ入
力クロック糾卯スイッチ２２に供給されてこれを導通状
態とし、これにより外部クＯツクをクＤツク発生回路８
へ供給させる。このクロック発牛回路８が入力外部クＯ
ツクを分周して得た内部クロックが上記スイッチ２２を
通過してプ０ダラム更新カウンタ入カクロック＄ＩＪ１
ｍスイッチ１６に供給され、更にこのスイッチ１６を介
してプログラム更新カウンタ９へ供給され、ここでカウ
ントされる。この内部クロックはプロセッサ１００１の
動作速度に応じた因明に設定されている。

一方、入力状態保持回路２４を通して取り出された入力
プログラムはプログラム変換部１０へ入力され、ここで
処理種別を表わす入力プログラムとプログラム史新カウ
ンタ９で指定される実行７０グラムを発生させる。また
、入力状態保持回路２４を通して取り出された入力デー
タは処理実行部１１へ供給され、ここで上記の実行プロ
グラムで指定される処理が行なわれ、その処理結果デー
タを出力端子２１へ出力される。ただし、出力データの
処理をブ０セッサ１００１で繰り返し行なう場合には、
出力データを再び処甲実行部１１へ入力する。

次に出力データを他のブ０セッサで使用する必要がある
場合の動作について説明するに、この場合には、ブ０グ
ラム変換部１０は共有レジスタ２０《前記共有レジスタ
　１０２に相当）に出力データを潟き込むべく共有−レ
ジスタアクセス要求信号を出力する。この共有レジスタ
アクセス酋求信号は、他のプ０セッリからの共有レジス
タアクセス要求信弓と共に競合ｉ！．ＩＪ郊回路１７に
入力される。

前記したように、プロセッサ１００＋　，　　１００２
等の各プロセッサには順次入力データ，プログラムが取
り込まれ、それに同明して内部クロックに従った肋作が
行なわれるから、各プロセッサの内部クロックの位相は
通常は互いに異なる。

しかし、ブ０セッサの数が非常に多い場合などでＵ各プ
Ｏセッリの間の内部クロックの位相差が十分にとれない
ため、複数のプロセッサからの共有レジスタアクセス要
求イｔ号が同僚相で競合する場合があり得る。競合ｉ！
ｌＪＩＩＮ回路１７は外部クロック速度でｖＩ作し、上
記の競合の場合は予め決められた優先順序で所定のーの
プロセッサへ出力許可信号を発生する。

ブ０セッサ１（｝０＋は共有レジスタアクセス要求信号
を出力してから競合ＩＩＩＩ！！１回路１７より出力許
可１８号を入力されるまでのＪ１間は、７０グラム更新
力ウンタクロックυｔｉｌｌスイッチ１６によってプロ
グラム更新カウンタ９への内部クロックの入力を禁止し
、実行プログラムの更新を停止する。

プロセッサ１００＋が競合１１１ｔｌ１回路１７より出
力許可信８を受け取ると、共有レジスタデータ出力ｔｓ
ｍゲート１２と共有レジスタアドレスｔ＃１ｗゲー１１
３が拙き、共有レジスタアクセスデータバス１９と共有
レジスタアクセスアドレスバス１８に夫々データ，アド
レスが出力され、共有レジスタ２０にデータがよき込ま
れる。また、これと同時に、プログラム更新力ウンタク
ロック＄ＩＪｔ２Ｉｌスイッチ１６がクロック入力側に
切替り、プログラム更新カウンタ９への内部クロックの
入力が再躍され、実行プログラムの更新を再開し、処理
を進める。

次にプロセッサ１０（｝＋の処理実行のために他のプロ
セッサの出力結果が必変な場合の動作について説明する
。この場合はまず実行プログラムによって共有レジスタ
アクセス要求信号が競合ｔｓｍｏ路１７へ出力される。

これにより、競合ＩＩＷ回路１７は通常は共有レジスタ
アクセス要求信号は競合しないが、万一、同位相で複数
のプＯセツリから共有レジスタアクセス要求信号を受け
取った場合には予め決められた優先順序で、共有レジス
タ２０へ共有レジスタアクセス要求信号を供給すると共
に、その共自レジスタアクセス要求信号の発生が許可さ
れたプロセッサの共有レジスタデー夕人力訓一ゲート及
びセレクタに入力許可信号を出力する。

ブ０セッナ１００＋の共有レジスタデー夕人力糾御ゲー
ト１４及びセレクタ１５に夫々上記の入力許可信冠が入
力されたものとすると、上記ゲート１４が簡かれ、かつ
、セレクタ１５が外部レジスタ側へ切替えυＩＩされる
。これにより、共有レジスタ２０から読み出されたデー
タは共有レジスタアクセスデータバス１９．共有レジス
タデー夕人力ＩＩ１御ゲート１４及びセレクタ１５を夫
々通して処理実行′ｔＢ１１に入力され、ここで処理さ
れる。

このようにして、データの処理がすべて終了すると、出
力データは出力端子２１より出力される。

このとき、プログラム変換部１０より処理終了の命令が
発牛出力され、これによりプ０グラム更新カウンタ９が
リセットされ、かつ、入力状態保持回路２４が再び入力
データ待ち状態となり入力判定ゲート７がｎかれる。

本実施例によれば、プロセッサ１００＋　，　　１００
２等の各プロセッサは順次に入力される入力データの入
力タイミングに位相同期した内部クロックで動作するの
で、各プロセッサは互いに異なる位相の内部クロックで
動作することになり、見掛け上多相クロックで動作する
ことになる。従って、共有レジスタ２０へのアクセスは
同位相で動作している複数のプロセッサが同時アクセス
要求を発しなければアクセス持ちが起らないのでアクセ
ス待ちの確率が小さくなり、処理能力が高まる。

また、共有レジスタ２０へのアクセスＩｌｌｌｌＩｌは
本実施例では競合糾ｖＩＪ回路１７で行なうので、予め
各プロセッサの共有レジスタ２０へのアクセスのスケジ
ューリングを考慮したプログラムを作る必要がなく、プ
ロセッサのすべての内部動作を把握しなくともよいので
プログラム作成が従来に比し容易であるという利点もあ
る。

なお、本発明では上記の実施例に限定されるものではな
く、例えば並列のブ０セッサの数が少な《、各プ０セッ
リの内部クロックの位相差を４分人にとれるような場合
は、競合！ＩＩＩ１１回路１７は不要にすることがでぎ
る。

〔発明の効果〕

上述の如く、本発明によれば、複数個のプロセッサ゜が
互いに異なる位相の内部クロックで動作するようにした
ため、共有レジスタへのアクセスを見掛け上は多相クロ
ックで行なったように動竹でき、よって従来に比べアク
セス待ちの確率を小さくでき、処珍能力を高めることが
できる等の特長を有するものである。

【図面の簡単な説明】

第１Ｆｊ！Ｉは本発明の原理構成図、 第２図は本発明の一実施例の構戒図、 第３図は従来の一例の構成図である。 ７，　　１０４・・・入力判定ゲート、８，　　１０３
・・・クロック発生回路、１６．２２・・・ブ０グラム
更新カウンタ入カクロック糾郭スイッチ、２０．　　１
（｝２・・・共有レジスタ、２４．　　１０５・・・入
力状態保持回路、１００１〜１０（｝ＴＩ・・・プロセ
ッサ、１０１・・・共有バス、１０６・・・実行プログ
ラム発生手段、１０１・・・スイッチ回路、１０８−・
・処理実行手段。

Claims (1)

1. 【特許請求の範囲】 複数個のプロセッサが共有バスを介して共有レジスタに
   接続され、該複数個のプロセッサに入力データを順次取
   り込んで処理する並列処理プロセッサにおいて、 前記複数個のプロセッサの各々は、 内部クロックを発生するクロック発生回路と、入力デー
   タ及びプログラムが入力され処理すべきデータを判定す
   る入力判定ゲートと、 該入力判定ゲートよりデータが入力されると入力状態信
   号を出力して前記入力判定ゲートを閉じる一方、他の各
   プロセッサの１つだけを入力可能状態とする入力状態保
   持回路と、該入力状態保持回路からの入力プログラムと
   前記クロック発生回路からの内部クロックとにより実行
   プログラムを発生し、かつ、必要に応じて前記共有レジ
   スタのアクセス要求を行なう実行プログラム発生手段と
   、 該入力状態信号の入力により外部クロックを該クロック
   発生回路へ選択出力するスイッチ回路と、該実行プログ
   ラムと該入力状態保持回路からのデータが入力され、該
   実行プログラムで指定された処理を実行し、得られたデ
   ータを出力する処理実行手段とを具備し、 前記複数個のプロセッサを互いに異なる位相の前記内部
   クロックに基づいて動作させるよう構成したことを特徴
   とする並列処理プロセッサ。