JPH03178193A - 多層プリント基板 - Google Patents
多層プリント基板Info
- Publication number
- JPH03178193A JPH03178193A JP1316569A JP31656989A JPH03178193A JP H03178193 A JPH03178193 A JP H03178193A JP 1316569 A JP1316569 A JP 1316569A JP 31656989 A JP31656989 A JP 31656989A JP H03178193 A JPH03178193 A JP H03178193A
- Authority
- JP
- Japan
- Prior art keywords
- printed circuit
- circuit board
- power supply
- conductive film
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリント基板や多層プリント基板に係り、特に
、高密度実装を行なっても回路素子の動作を安定ならし
めるに好適なプリント基板や多層プリント基板基板に関
する。
、高密度実装を行なっても回路素子の動作を安定ならし
めるに好適なプリント基板や多層プリント基板基板に関
する。
一枚のプリント基板に搭載される電子部品の数が増大し
、プリント基板も多層化されてきている。
、プリント基板も多層化されてきている。
この多層プリント基板は、−面全面に銅箔がメツキされ
た絶縁層のｆＩ箔に必要な配線パターン等をエツチング
したちの複数を、互いに位置合わせして圧接し、必要ケ
所に導通穴を開け、この導通穴の内壁に導通メツキを施
して各層における配線パターンを接続し配線を立体構造
としている。この導通穴をスルーホールという。
た絶縁層のｆＩ箔に必要な配線パターン等をエツチング
したちの複数を、互いに位置合わせして圧接し、必要ケ
所に導通穴を開け、この導通穴の内壁に導通メツキを施
して各層における配線パターンを接続し配線を立体構造
としている。この導通穴をスルーホールという。
第５図は、多層プリント基板の模式図である。
この第５図の例では、６層のプリント基板を例示してい
るが、絶縁層１０．５０の表面と絶縁層１０．２０゜３
０．４０．５０．６０間の導電パターンの内、中心２Ｎ
の広い面積のいわゆるベタパターン２１．２２が電源層
であり、電源１ｉ２１が例えばプラス５Ｖに接続され、
電源層２２がこれと異なる電位例えばアース電位に接続
される。他の導電パターン１１．１２，３１．３２は信
号配線パターンであり、他層間の信号配線パターンや電
源層と接続される場合はスルーホール１を介して行なわ
れる。
るが、絶縁層１０．５０の表面と絶縁層１０．２０゜３
０．４０．５０．６０間の導電パターンの内、中心２Ｎ
の広い面積のいわゆるベタパターン２１．２２が電源層
であり、電源１ｉ２１が例えばプラス５Ｖに接続され、
電源層２２がこれと異なる電位例えばアース電位に接続
される。他の導電パターン１１．１２，３１．３２は信
号配線パターンであり、他層間の信号配線パターンや電
源層と接続される場合はスルーホール１を介して行なわ
れる。
第６図は、スルーホール部における信号配線パターン、
電源層パターンとの接続状態の様子を例示する図である
。このスルーホールは、多層プリント基板作製後に所定
位置に穴を開け、この穴の内部に導電メツキを施すこと
で、作製される。そして、このスルーホール１に、第７
図に示す様に、例えばＩＣ１０１の足１０２を挿入し半
田付けすることで、電子部品を接続する。尚、プリント
基板上の電子部品は、電源層２１．２２に接続されたス
ルーホールから給電されるが、電源が外部にある場合に
は、スルーホールにコネクタを取り付け、このコネクタ
からも受電することができる。
電源層パターンとの接続状態の様子を例示する図である
。このスルーホールは、多層プリント基板作製後に所定
位置に穴を開け、この穴の内部に導電メツキを施すこと
で、作製される。そして、このスルーホール１に、第７
図に示す様に、例えばＩＣ１０１の足１０２を挿入し半
田付けすることで、電子部品を接続する。尚、プリント
基板上の電子部品は、電源層２１．２２に接続されたス
ルーホールから給電されるが、電源が外部にある場合に
は、スルーホールにコネクタを取り付け、このコネクタ
からも受電することができる。
従来のプリント基板は、信号配線パターンをエツチング
する導電膜においては、信号配線パターン以外は余白部
としてその部分の導電膜は剥離し、絶縁層が露出しこれ
が他層と圧接される様になっている。
する導電膜においては、信号配線パターン以外は余白部
としてその部分の導電膜は剥離し、絶縁層が露出しこれ
が他層と圧接される様になっている。
この種の技術として関連するものには、特公昭６３−２
３６７７号、特公昭６３−５８３９４号が挙げられる。
３６７７号、特公昭６３−５８３９４号が挙げられる。
第８図は、電子部品１０１に電源１０３から給電する場
合の等価回路である。電子部品の動作速度が早くなると
、電源回路のインダクタンス分１０４が大きくなり、電
子部品の受電電圧が降下する。特に、複数の電子部品が
共通の電源に接続される場合は、この電圧降下の影響を
互いに及ぼし合うことになり、全体の回路動作が不安定
になる。そこで、電子部品近傍では、インダクタンス分
が小さく、また、キャパシタンス分１０５を持つような
構成にするのが好ましい。ディスクリートのキャパシタ
は、構造上リアクタンス分を持つので、上記の特性を得
られない。このため、デイクスリートのキャパシタでは
なく、第５図に示したように、広い面積のベタパターン
で形成され絶縁層を介して対面する電源層２１．２２を
キャパシタとして使用するのが好ましい。これは、この
キャパシタ１０５がインダクタンス分を持たないことに
よる。
合の等価回路である。電子部品の動作速度が早くなると
、電源回路のインダクタンス分１０４が大きくなり、電
子部品の受電電圧が降下する。特に、複数の電子部品が
共通の電源に接続される場合は、この電圧降下の影響を
互いに及ぼし合うことになり、全体の回路動作が不安定
になる。そこで、電子部品近傍では、インダクタンス分
が小さく、また、キャパシタンス分１０５を持つような
構成にするのが好ましい。ディスクリートのキャパシタ
は、構造上リアクタンス分を持つので、上記の特性を得
られない。このため、デイクスリートのキャパシタでは
なく、第５図に示したように、広い面積のベタパターン
で形成され絶縁層を介して対面する電源層２１．２２を
キャパシタとして使用するのが好ましい。これは、この
キャパシタ１０５がインダクタンス分を持たないことに
よる。
近年は高集積化された半導体素子が多用され、１枚のプ
リント基板に搭載される電子部品の数も膨大になり、従
来に比べて高密度実装がされる様になってきている。つ
まり、従来よりも更にキャパシタンス値を大きくしない
と、個々の電子部品相互で悪影響を及ぼし合うことにな
る。特に、半導体集積素子間での影響が大きい。そこで
、キャパシタンスを大きくするために、プリント基板を
構成する絶縁物として誘電率が大きく、厚み寸法の小さ
いものを使用する必要が生じるが、これらの対策は、材
質や加工法により限界があり、また、コストアップの要
因になる。
リント基板に搭載される電子部品の数も膨大になり、従
来に比べて高密度実装がされる様になってきている。つ
まり、従来よりも更にキャパシタンス値を大きくしない
と、個々の電子部品相互で悪影響を及ぼし合うことにな
る。特に、半導体集積素子間での影響が大きい。そこで
、キャパシタンスを大きくするために、プリント基板を
構成する絶縁物として誘電率が大きく、厚み寸法の小さ
いものを使用する必要が生じるが、これらの対策は、材
質や加工法により限界があり、また、コストアップの要
因になる。
本発明の目的は、従来と同一の材質や加工法を使用しし
かも低コストで大きなキャパシタンスを得ることのでき
るプリント基板を提供することにある。
かも低コストで大きなキャパシタンスを得ることのでき
るプリント基板を提供することにある。
上記目的は、導電膜を一面側に有する絶縁層を少なくと
も４層積層し、内側２層の導電膜を電源層にすると共に
他の層の導電膜に信号線パターンを作成した多層プリン
ト基板において、信号線パターンを作成する層の信号線
以外の余白部の導電膜を削除せずに残し、この導電膜余
白部を隣接する電源層と異なる電位の電源層に接続し電
源膜パターンとして使用することで、達成される。
も４層積層し、内側２層の導電膜を電源層にすると共に
他の層の導電膜に信号線パターンを作成した多層プリン
ト基板において、信号線パターンを作成する層の信号線
以外の余白部の導電膜を削除せずに残し、この導電膜余
白部を隣接する電源層と異なる電位の電源層に接続し電
源膜パターンとして使用することで、達成される。
また、上記目的は、対面する電源膜の間に形成されるキ
ャパシタンスを利用すべく作製されるプリント基板であ
って、信号配線パターン以外の領域に前記キャパシタン
スとして利用される対面する導電膜パターンを作製し該
導電膜パターンを全キャパシタンス値が最大となるよう
に結線することで、達成される。
ャパシタンスを利用すべく作製されるプリント基板であ
って、信号配線パターン以外の領域に前記キャパシタン
スとして利用される対面する導電膜パターンを作製し該
導電膜パターンを全キャパシタンス値が最大となるよう
に結線することで、達成される。
更にまた、上記目的は、プリント基板の表面に絶縁膜を
介して電磁放射防止用導電膜を積層したプリント基板に
おいて、前記電磁放射防止用導電膜を該プリント基板の
電源層に接続し電位の異なる電源層間のキャパシタンス
値を増大させることで、達成される。
介して電磁放射防止用導電膜を積層したプリント基板に
おいて、前記電磁放射防止用導電膜を該プリント基板の
電源層に接続し電位の異なる電源層間のキャパシタンス
値を増大させることで、達成される。
従来は、専用の電源層として用いられた対面する導電膜
のみをキャパシタンスとして利用していたが、本発明で
は、従来は信号配線パターンの余白部として導電膜を剥
離していた領域の導電膜を残しこれを電源層と接続し実
質的にキャパシタの面積を広げ、あるいは電磁放射防止
膜を電源層と接続し実質的にキャパシタの面積を広げる
ことで、大きなキャパシタンスを得ている。このため、
絶縁層の材質やその加工法も同一であり、コストを高め
ることなく目的を達成することができる。
のみをキャパシタンスとして利用していたが、本発明で
は、従来は信号配線パターンの余白部として導電膜を剥
離していた領域の導電膜を残しこれを電源層と接続し実
質的にキャパシタの面積を広げ、あるいは電磁放射防止
膜を電源層と接続し実質的にキャパシタの面積を広げる
ことで、大きなキャパシタンスを得ている。このため、
絶縁層の材質やその加工法も同一であり、コストを高め
ることなく目的を達成することができる。
以下、本発明の好適な実施例を第１図乃至第４図を参照
して説明する。
して説明する。
第■図は、本発明の一実施例に係る多層（本実施例では
６層）プリント基板の模式断面図である。
６層）プリント基板の模式断面図である。
プリント基板の面積は、搭載実装される電子部品やこれ
らを接続する信号配線パターンの占める面積により決め
られるが、面付実装部品が多用される近年の多層プリン
ト基板にあっては、回路チエツクの為に必ず外層に置く
べきパターンがあり、内層の信号配線パターンは、通常
、密度が低くなり、余白部分（信号配線パターンでない
領域）の面積の占める割合は、６０〜８０パーセントに
も達するのが普通である。
らを接続する信号配線パターンの占める面積により決め
られるが、面付実装部品が多用される近年の多層プリン
ト基板にあっては、回路チエツクの為に必ず外層に置く
べきパターンがあり、内層の信号配線パターンは、通常
、密度が低くなり、余白部分（信号配線パターンでない
領域）の面積の占める割合は、６０〜８０パーセントに
も達するのが普通である。
そこで、本実施例では、第１図に示す様に、表面から２
層目の信号配線パターン１２．３１を設けた導電膜の余
白部分の導電膜１２１，３１１を削除せずに残し、導電
膜パターン１２１をスルーホール１′を介して電源層２
２に接続し、導電膜パターン３１１をスルーホールｌを
介して電源層２１に接続する。第２図は、導電膜パター
ン１２１．３１１と電源層２１．２２との関係を示す図
である。本実施例によれば、導電膜パターン１２１ と
電源層２１との間にキャパシタＣ１が形成され、導電膜
パターン３１１と電源膜２２との間にキャパシタＣ３が
形成され、これらのキャパシタＣＩ、Ｃ３が、電源層２
１．２２間のキャパシタＣ２に並列に接続された形にな
る。第３図は、このキャパシタＣ１，Ｃ２，Ｃ３の等価
回路図である。つまり、本実施例における等価キャパシ
タンスＣは、 Ｃ＝Ｃ１＋Ｃ２＋Ｃ３ となる。第１図において、絶縁基板２０．４０はプリプ
レグと呼ばれ、銅箔を持つ基板１０，３０．５０と比べ
その厚さは約１／２である。そこで、この条件と、導電
膜パターン１２１，３１１が電源層２１．２２の６０〜
８０パーセントの面積であることと、材質及び加工法が
従来と同じであることを勘案して上記キャパシタンスＣ
を求めると、 Ｃｌ＝Ｃ３ 二Ｃ２Ｘ（０，６〜ｏ、８）ｘｉ／ （１／２）＝Ｃ２
Ｘ（１，２〜１．６） となるので、 Ｃ＝Ｃ１＋Ｃ２＋Ｃ３ ＝−Ｃ２Ｘ （１，２〜１．６）Ｘ２＋Ｃ２＝Ｃ２Ｘ（
３，４〜４．２） となる。つまり、本実施例によれば、従来はキャパシタ
ンスがＣ２だけであったのに対し、その３．４〜４．２
倍のキャパシタンス値を得ることができる。
層目の信号配線パターン１２．３１を設けた導電膜の余
白部分の導電膜１２１，３１１を削除せずに残し、導電
膜パターン１２１をスルーホール１′を介して電源層２
２に接続し、導電膜パターン３１１をスルーホールｌを
介して電源層２１に接続する。第２図は、導電膜パター
ン１２１．３１１と電源層２１．２２との関係を示す図
である。本実施例によれば、導電膜パターン１２１ と
電源層２１との間にキャパシタＣ１が形成され、導電膜
パターン３１１と電源膜２２との間にキャパシタＣ３が
形成され、これらのキャパシタＣＩ、Ｃ３が、電源層２
１．２２間のキャパシタＣ２に並列に接続された形にな
る。第３図は、このキャパシタＣ１，Ｃ２，Ｃ３の等価
回路図である。つまり、本実施例における等価キャパシ
タンスＣは、 Ｃ＝Ｃ１＋Ｃ２＋Ｃ３ となる。第１図において、絶縁基板２０．４０はプリプ
レグと呼ばれ、銅箔を持つ基板１０，３０．５０と比べ
その厚さは約１／２である。そこで、この条件と、導電
膜パターン１２１，３１１が電源層２１．２２の６０〜
８０パーセントの面積であることと、材質及び加工法が
従来と同じであることを勘案して上記キャパシタンスＣ
を求めると、 Ｃｌ＝Ｃ３ 二Ｃ２Ｘ（０，６〜ｏ、８）ｘｉ／ （１／２）＝Ｃ２
Ｘ（１，２〜１．６） となるので、 Ｃ＝Ｃ１＋Ｃ２＋Ｃ３ ＝−Ｃ２Ｘ （１，２〜１．６）Ｘ２＋Ｃ２＝Ｃ２Ｘ（
３，４〜４．２） となる。つまり、本実施例によれば、従来はキャパシタ
ンスがＣ２だけであったのに対し、その３．４〜４．２
倍のキャパシタンス値を得ることができる。
次に、本発明の第２実施例について述べるが、この実施
例は図示するまでもないので、言葉でのみ説明する。高
速動作を行なう電子部品が搭載されたプリント基板の信
号配線からは、電子部品動作時に数百メガヘルツ帯に及
ぶ電磁放射がされ、これが他の電子部品に悪影響を及ぼ
す。従って、この電磁放射を防止するために、プリント
基板の表面層と裏面層の全面を、夫々絶縁層を介して銅
ペースト等の導電膜で覆う（スルーホールは除く）。こ
の場合、電磁放射防止用の導電膜を電源層と接続するこ
とで、プリント基板の等価キャパシタを大きくすること
ができる。
例は図示するまでもないので、言葉でのみ説明する。高
速動作を行なう電子部品が搭載されたプリント基板の信
号配線からは、電子部品動作時に数百メガヘルツ帯に及
ぶ電磁放射がされ、これが他の電子部品に悪影響を及ぼ
す。従って、この電磁放射を防止するために、プリント
基板の表面層と裏面層の全面を、夫々絶縁層を介して銅
ペースト等の導電膜で覆う（スルーホールは除く）。こ
の場合、電磁放射防止用の導電膜を電源層と接続するこ
とで、プリント基板の等価キャパシタを大きくすること
ができる。
第４図は、本発明の別の実施例に係るプリント基板の断
面図である。本実施例は１層のプリント基板であり、こ
の両面に異なる電位の電源層を設けるに当たり、なるべ
く広い面積で両電源層が重なり合うようにしている。こ
れにより、大きな等価キャパシタンスを得ることが可能
となる。
面図である。本実施例は１層のプリント基板であり、こ
の両面に異なる電位の電源層を設けるに当たり、なるべ
く広い面積で両電源層が重なり合うようにしている。こ
れにより、大きな等価キャパシタンスを得ることが可能
となる。
本発明によれば、コストを増大させることなく、従来と
同一材料、同一加工法によって大きな等価キャパシタン
スを有するプリント基板を得ることができるという効果
がある。
同一材料、同一加工法によって大きな等価キャパシタン
スを有するプリント基板を得ることができるという効果
がある。
第１図は本発明の一実施例に係る多層プリント基板の模
式断面図、第２図は第１図の導電膜パターンと電源層の
関係を示す図、第３図は第１図に示す電源回路の等価回
路図、第４図は本発明の別実施例に係るプリント基板の
断面図、第５図は従来の多層プリント基板の模式断面図
、第６図は第５図に示すスルーホールの説明図、第７図
はプリント基板に電子部品を搭載する所を示す図、第８
図は従来の多層プリント基板の電源回路の等価回路図で
ある。 ■、１′・・・スルーホール、１０，２０，３０，４０
．５０・・・絶縁層、１１，１２，３１．３２・・・信
号配線パターン、２１ 、２２・・・電源層、１２１，
３１１・・・導電膜パターン。
式断面図、第２図は第１図の導電膜パターンと電源層の
関係を示す図、第３図は第１図に示す電源回路の等価回
路図、第４図は本発明の別実施例に係るプリント基板の
断面図、第５図は従来の多層プリント基板の模式断面図
、第６図は第５図に示すスルーホールの説明図、第７図
はプリント基板に電子部品を搭載する所を示す図、第８
図は従来の多層プリント基板の電源回路の等価回路図で
ある。 ■、１′・・・スルーホール、１０，２０，３０，４０
．５０・・・絶縁層、１１，１２，３１．３２・・・信
号配線パターン、２１ 、２２・・・電源層、１２１，
３１１・・・導電膜パターン。
Claims (7)
- １．導電膜を一面側に有する絶縁層を少なくとも４層積
層し、内側２層の導電膜を電源層にすると共に他の層の
導電膜に信号線パターンを作成した多層プリント基板に
おいて、信号線パターンを作成する層の信号線以外の余
白部の導電膜を削除せずに残し、この導電膜余白部を隣
接する電源層と異なる電位の電源層に接続し電源膜パタ
ーンとして使用するようにしたことを特徴とする多層プ
リント基板。 - ２．導電膜を両面に有する絶縁基板を絶縁層を介して複
数積層し、内側２層の導電膜を電源層にすると共に他の
層の導電膜に信号線パターンを作成した多層プリント基
板において、信号線パターンを作成する層の信号線以外
の余白部の導電膜を削除せずに残し、この導電膜余白部
を隣接する電源層と異なる電位の電源層に接続し電源膜
パターンとして使用するようにしたことを特徴とする多
層プリント基板。 - ３．多層プリント基板において、信号線パターン以外の
導電膜パターンを電源膜パターンとして残すにあたり隣
接する層の電源膜パターンとの重複領域を広く設定する
と共に隣接する電源膜とは異なる電位の電源膜としたこ
とを特徴とする多層プリント基板。 - ４．信号配線パターン以外の領域の導電膜を電源膜パタ
ーンとする請求項１乃至請求項３のいずれかに記載の多
層プリント基板において、集積回路素子を搭載する信号
配線パターンの周囲を前記電源膜パターンとしたことを
特徴とする多層プリント基板。 - ５．対面する電源膜の間に形成されるキャパシタンスを
利用する作製されるプリント基板であって、信号配線パ
ターン以外の領域に前記キャパシタンスとして利用され
る対面する導電膜パターンを作製し該導電膜パターンを
全キャパシタンス値が最大となるように結線したことを
特徴とするプリント基板。 - ６．対面する少なくとも２枚の導電膜を有し該導電膜に
電源膜パターンと信号配線パターンとを作成したプリン
ト基板において、電源膜間の重複領域を広くとったこと
を特徴とするプリント基板。 - ７．プリント基板の表面に絶縁膜を介して電磁放射防止
用導電膜を積層したプリント基板において、前記電磁放
射防止用導電膜を該プリント基板の電源層に接続し電位
の異なる電源層間のキャパシタンス値を増大させたこと
を特徴とするプリント基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316569A JPH03178193A (ja) | 1989-12-07 | 1989-12-07 | 多層プリント基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316569A JPH03178193A (ja) | 1989-12-07 | 1989-12-07 | 多層プリント基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03178193A true JPH03178193A (ja) | 1991-08-02 |
Family
ID=18078558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316569A Pending JPH03178193A (ja) | 1989-12-07 | 1989-12-07 | 多層プリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03178193A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715148A (ja) * | 1993-06-11 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | 多層回路基板 |
| JP2002344149A (ja) * | 2001-05-15 | 2002-11-29 | Oki Electric Ind Co Ltd | 配線構造基板 |
| JP2010199352A (ja) * | 2009-02-26 | 2010-09-09 | Sekisui Jushi Co Ltd | 放熱パターンを備えた回路基板及び放熱パターン形成方法 |
-
1989
- 1989-12-07 JP JP1316569A patent/JPH03178193A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715148A (ja) * | 1993-06-11 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | 多層回路基板 |
| JP2002344149A (ja) * | 2001-05-15 | 2002-11-29 | Oki Electric Ind Co Ltd | 配線構造基板 |
| JP2010199352A (ja) * | 2009-02-26 | 2010-09-09 | Sekisui Jushi Co Ltd | 放熱パターンを備えた回路基板及び放熱パターン形成方法 |
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