JPH03178213A - 調整可能な遅延を有する遅延回路 - Google Patents
調整可能な遅延を有する遅延回路Info
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明の主題はスイッチングフリップフロップを使用す
る調整可能な遅延を有する遅延回路である。
る調整可能な遅延を有する遅延回路である。
（背景技術）
従前の技術によると、そのような回路はクロックに結合
されたＤ型フリップフロップを使用している。遅延は抵
抗−容量積ＲＣにより決定され、それは集積回路で可変
遅延を得ることを困難にしている。米国特許第４．７９
５．９２３号と米国特許第４、８６２．０２０号はその
遅延が可変電圧により連続的に調整可能である集積可能
な遅延回路を記載している。これらの回路はいくつかの
差動段を必要とし、その出力は連結され、従って相対的
に複雑な回路となる。本発明の主題は第１パラグラフで
述べられたタイプの回路であり、その遅延は連続的に調
整可能であり、また簡単に使用される。
されたＤ型フリップフロップを使用している。遅延は抵
抗−容量積ＲＣにより決定され、それは集積回路で可変
遅延を得ることを困難にしている。米国特許第４．７９
５．９２３号と米国特許第４、８６２．０２０号はその
遅延が可変電圧により連続的に調整可能である集積可能
な遅延回路を記載している。これらの回路はいくつかの
差動段を必要とし、その出力は連結され、従って相対的
に複雑な回路となる。本発明の主題は第１パラグラフで
述べられたタイプの回路であり、その遅延は連続的に調
整可能であり、また簡単に使用される。
（発明の開示）
本発明による回路は、第１および第２入力と第■および
第２出力を有する差動増幅器（Ａ）を具え、上記のスイ
ッチングフリップフロップを生成するよう第１および第
２出力は第１および第２入力にそれぞれフィードバック
ループされ、該ループは第１加算器（ＡＤ１）と第２加
算器（ＡＤ２）を含み、各加算器は第１、第２および第
３入力ならびに出力を有し、第１および第２加算器の上
記の第１入力は上記のフィードバックループを生成する
よう差動増幅器の第１および第２出力にそれぞれ接続さ
れ、上記の第２入力は遅延すべき信号（Ｖ＋＋、Ｖ＋
）を受信するように第１および第２端子にそれぞれ接
続され、かつ第３入力は第１および第２制御電圧（Ｖ３
＋、 Ｖ３ ）を受信するように配置され、上記の遅
延は第１制御電圧と第２制御電圧（Ｖ３” 、 Ｖ３
）の間の差の関数であり、そして第１および第２加算
器（ＡＤ１、ＡＤ２）の出力は差動増幅器（Ａ）の第１
および第２入力にそれぞれ接続されていることを特徴と
している。
第２出力を有する差動増幅器（Ａ）を具え、上記のスイ
ッチングフリップフロップを生成するよう第１および第
２出力は第１および第２入力にそれぞれフィードバック
ループされ、該ループは第１加算器（ＡＤ１）と第２加
算器（ＡＤ２）を含み、各加算器は第１、第２および第
３入力ならびに出力を有し、第１および第２加算器の上
記の第１入力は上記のフィードバックループを生成する
よう差動増幅器の第１および第２出力にそれぞれ接続さ
れ、上記の第２入力は遅延すべき信号（Ｖ＋＋、Ｖ＋
）を受信するように第１および第２端子にそれぞれ接
続され、かつ第３入力は第１および第２制御電圧（Ｖ３
＋、 Ｖ３ ）を受信するように配置され、上記の遅
延は第１制御電圧と第２制御電圧（Ｖ３” 、 Ｖ３
）の間の差の関数であり、そして第１および第２加算
器（ＡＤ１、ＡＤ２）の出力は差動増幅器（Ａ）の第１
および第２入力にそれぞれ接続されていることを特徴と
している。
好ましい実施例によると、少なくとも１つの上記の加算
器が、第１トランジスタと第２トランジスタを具え、第
２トランジスタのベースか差動増幅器の対応端子と対応
出力にそれぞれ接続され、かつその主電流路は、第１ト
ランジスタに対しては第１抵抗器と第１電流源に、第２
トランジスタに対しては第２抵抗器と第２電流源にそれ
ぞれ連続して直列に配設され、かつ一方では第１抵抗器
で第１電流源に共通な点に、かつ他方では第２抵抗器と
第２電流源に共通な点に接続されている第３抵抗器と第
４抵抗器を具える直列分枝を具えている。第１および第
２抵抗器は同じ値を有することができる。第１および第
２電流源は同じ電流値を有することができる。
器が、第１トランジスタと第２トランジスタを具え、第
２トランジスタのベースか差動増幅器の対応端子と対応
出力にそれぞれ接続され、かつその主電流路は、第１ト
ランジスタに対しては第１抵抗器と第１電流源に、第２
トランジスタに対しては第２抵抗器と第２電流源にそれ
ぞれ連続して直列に配設され、かつ一方では第１抵抗器
で第１電流源に共通な点に、かつ他方では第２抵抗器と
第２電流源に共通な点に接続されている第３抵抗器と第
４抵抗器を具える直列分枝を具えている。第１および第
２抵抗器は同じ値を有することができる。第１および第
２電流源は同じ電流値を有することができる。
第１および第２制御電圧はそれぞれ値Ｖ。＋ΔＶと■。
−ΔＶを有し、ここでΔＶはその絶対値が■。より小さ
い変数である。
い変数である。
図面を参照し、非限定的な実例により与えられる説明か
ら本発明はさらに良く理解されよう。
ら本発明はさらに良く理解されよう。
（実施例）
第１図によると、差動増幅器Ａは２つの入力と、信号Ｖ
２−とＶ２＋それぞれ伝える２つの出力を有している。
２−とＶ２＋それぞれ伝える２つの出力を有している。
これらの２つの出力はそれぞ゛れ２つの多重入力加算器
ＡＤＩとＡＤ２を通して対応する入力にフィードバック
ループされている。このフィードバックループはスイッ
チングフリップフロップを形成している。
ＡＤＩとＡＤ２を通して対応する入力にフィードバック
ループされている。このフィードバックループはスイッ
チングフリップフロップを形成している。
信号Ｖ２＋を受信するフィードバック入力の外に、加算
器ＡＤＩは信号Ｖ１＋を受信する信号入力端子と、変更
できる直流電圧レベルＶ３＋を受信する制御入力端子と
を有している。
器ＡＤＩは信号Ｖ１＋を受信する信号入力端子と、変更
できる直流電圧レベルＶ３＋を受信する制御入力端子と
を有している。
信号Ｖ２−を受信するフィードバック入力の外に、加算
器ＡＤ２は信号Ｖ１−を受信する信号入力端子と、変更
できる直流電圧レベルＶ３−を受信する制御入力端子と
を有している。
器ＡＤ２は信号Ｖ１−を受信する信号入力端子と、変更
できる直流電圧レベルＶ３−を受信する制御入力端子と
を有している。
信号■翫と■１−は遅延すべき入力信号の２つの極性を
表している。信号Ｖ２＋とＶ３−はスイッチングフリッ
プフロップのオフセット動作を得るために使用され、か
つそれらの値は遅延Δｔの値に影響する。第２図は矩形
波信号の遅延値Δｔを例示している。
表している。信号Ｖ２＋とＶ３−はスイッチングフリッ
プフロップのオフセット動作を得るために使用され、か
つそれらの値は遅延Δｔの値に影響する。第２図は矩形
波信号の遅延値Δｔを例示している。
例えば、
Ｖ３”＝ＶＯ＋ΔＶ
Ｖ ３− ＝Ｖｏ −ΔＶ
Ｖｏ＝一定電圧
Δ■−■。よりも小さい絶対値の可変電圧（正あるいは
負あるいは零） と設定できる。
負あるいは零） と設定できる。
制御電圧は電圧加算器の第３入力に挿入された直接制御
電圧である。
電圧である。
第３ａ図と第３ｂ図は加算器ＡＤＩとＡＤ２の好ましい
実施例を表し、ここで電圧■３＋と■３−はは電流源か
ら入っている。制御信号は例えば電流源の強度を制御す
る電圧である。
実施例を表し、ここで電圧■３＋と■３−はは電流源か
ら入っている。制御信号は例えば電流源の強度を制御す
る電圧である。
第３ａ図によると、加算器ＡＤＩは２つのｎｐｎトラン
ジスタＴ１とＴ２を具え、そのコレクタは電圧電源■。
ジスタＴ１とＴ２を具え、そのコレクタは電圧電源■。
０に接続され、そのベースは信号■１＋Ｖ２＋をそれぞ
れ受信し、そのエミッタはトランジスタＴ＋に対して抵
抗器Ｒ１と可変電流源■１を直列に具える分枝に接続さ
れ、トランジスタＴ２に対して可変電流源■２に直列な
抵抗器Ｒ４を具える分枝に接続されている。
れ受信し、そのエミッタはトランジスタＴ＋に対して抵
抗器Ｒ１と可変電流源■１を直列に具える分枝に接続さ
れ、トランジスタＴ２に対して可変電流源■２に直列な
抵抗器Ｒ４を具える分枝に接続されている。
抵抗器Ｒ１と可変電流源１１に共通な点Ａと、抵抗器Ｒ
４と可変電流源Ｉ２に共通な点Ｂとの間に、２つの抵抗
器Ｒ２とＲ８が直列に配設され、信号、Ｖ１＋を伝える
その共通点Ｃは増幅器Ａの１つの入力に接続されている
。
４と可変電流源Ｉ２に共通な点Ｂとの間に、２つの抵抗
器Ｒ２とＲ８が直列に配設され、信号、Ｖ１＋を伝える
その共通点Ｃは増幅器Ａの１つの入力に接続されている
。
電流源■、とＩ２からの電流は１つの電圧、好ましくは
同じ電圧により制御できる。これは集積回路形の製造を
可能にする。
同じ電圧により制御できる。これは集積回路形の製造を
可能にする。
第３ｂ図によると、加算器ＡＤ２は２つのｎｐｎトラン
ジスタＴ３とＴ４を具え、そのコレクタは電圧電源Ｖ。
ジスタＴ３とＴ４を具え、そのコレクタは電圧電源Ｖ。
Ｃに接続され、そのベースは信号Ｖ２とＶ＋−をそれぞ
れ受信し、かつそのエミッタはトランジスタＴ３に対し
ては抵抗器Ｒ３と可変電流源Ｉ３を、そしてトランジス
タＴ４に対しては抵抗器Ｒ８と可変電流’ｆｌ Ｉ ４
を直列に具える分枝に接続されている。
れ受信し、かつそのエミッタはトランジスタＴ３に対し
ては抵抗器Ｒ３と可変電流源Ｉ３を、そしてトランジス
タＴ４に対しては抵抗器Ｒ８と可変電流’ｆｌ Ｉ ４
を直列に具える分枝に接続されている。
抵抗器Ｒ５と可変電流源Ｉ３に共通な点りと、抵抗器Ｒ
８と可変電流源１、に共通な点Ｅとの間に、２つの抵抗
器Ｒ６とＲ７が直列に配設され、信号Ｖ１□−を伝える
その共通点Ｆは増幅器Ａの別の入力に接続されている。
８と可変電流源１、に共通な点Ｅとの間に、２つの抵抗
器Ｒ６とＲ７が直列に配設され、信号Ｖ１□−を伝える
その共通点Ｆは増幅器Ａの別の入力に接続されている。
電流源■３とＩ４からの電流は全く同一の電圧により制
御できる。
御できる。
第４図は好ましい実施例を示し、ここで加算器ＡＤＩと
ＡＤ２は共に第３ａ図と第３ｂ図の展開に従い（同じ参
照ラベルで）、かつここで増幅器Ａはその連結エミッタ
が電流源■に接続されている２つのトランジスタＴｏｏ
とＴ１１を持つ差動段からなっている。トランジスタＴ
ＩＯとＴ＋＋のコレクタはそれぞれ抵抗器ＲｈｏとＲ１
＋を通して電圧電源ＶＣＣに接続され、それらのベース
はそれぞれ点ＣとＦに接続されている。出力信号Ｖ２−
を伝えるトランジスタＴＩＯのコレクタはトランジスタ
Ｔ３のベースに接続され、出力信号■２＋を伝えるトラ
ンジスタ’Ｉ”Ｉ＋のコレクタはトランジスタＴ２のベ
ースに接続されている。
ＡＤ２は共に第３ａ図と第３ｂ図の展開に従い（同じ参
照ラベルで）、かつここで増幅器Ａはその連結エミッタ
が電流源■に接続されている２つのトランジスタＴｏｏ
とＴ１１を持つ差動段からなっている。トランジスタＴ
ＩＯとＴ＋＋のコレクタはそれぞれ抵抗器ＲｈｏとＲ１
＋を通して電圧電源ＶＣＣに接続され、それらのベース
はそれぞれ点ＣとＦに接続されている。出力信号Ｖ２−
を伝えるトランジスタＴＩＯのコレクタはトランジスタ
Ｔ３のベースに接続され、出力信号■２＋を伝えるトラ
ンジスタ’Ｉ”Ｉ＋のコレクタはトランジスタＴ２のベ
ースに接続されている。
本発明の基本概念は、遅延Δｔを変えるために差動増幅
器の入力の静止点（ｑｕｉｅｓｃｅｎｔ ｐｏｉｎｔ
）を変えることからなっている。換言すれば、点ＣとＦ
は変更できる直流電位にもたらされ、そしてこれから示
すように遅延はこれらの電位間の差に依存している。
器の入力の静止点（ｑｕｉｅｓｃｅｎｔ ｐｏｉｎｔ
）を変えることからなっている。換言すれば、点ＣとＦ
は変更できる直流電位にもたらされ、そしてこれから示
すように遅延はこれらの電位間の差に依存している。
１．Ｃ第３ａ図）を抵抗器Ｒ１に流れる電流とする。
ＶＢＥ□をトランジスタＴ１のベース・エミッタ電圧と
し、ＶＢＥ２をトランジスタＴ２のベース・エミッタ電
圧とする。ベース抵抗とベース電流を無視すると、以下
の式が得られる。
し、ＶＢＥ２をトランジスタＴ２のベース・エミッタ電
圧とする。ベース抵抗とベース電流を無視すると、以下
の式が得られる。
Ｖｌ＋ ＶＢＥＩ ＲＩｌ、（１，Ｉｔ）（Ｒ２＋Ｒ
３）＝Ｖ２” ＶＢＥ２ Ｒ４（１＋＋ｒｚ
１．）および ＶＢＥＩ Ｖａｇ２＝ＶＴＬＯＧ（Ｉａ／（Ｉ＋＋Ｉ
ｚ ＩｊｌＶ Ｔ ＝ ２６ｍＶ 従って もしＩ −＃（１、＋ ｒ ２）／２なら ＶＢＥＩ
＃ＶＢＥ□である。
３）＝Ｖ２” ＶＢＥ２ Ｒ４（１＋＋ｒｚ
１．）および ＶＢＥＩ Ｖａｇ２＝ＶＴＬＯＧ（Ｉａ／（Ｉ＋＋Ｉ
ｚ ＩｊｌＶ Ｔ ＝ ２６ｍＶ 従って もしＩ −＃（１、＋ ｒ ２）／２なら ＶＢＥＩ
＃ＶＢＥ□である。
この条件はさらに説明されよう。
仮定として、
Ｒ＋ ＝Ｒ４Ｒ２＝Ｒ３ＩＩ ＝Ｉ２ ＝Ｉｏ＋Δ■と
選ぶと、 Ｖ１ｎ＋＝Ｖ＋＋ Ｒ＋ １． Ｒ２（１，−
Ｉ１） ＶＢＥＩＶ＋、” ＝ （Ｖｌ＋＋Ｖ２”
）／２−Ｒ＋（Ｉ ｏ ＋Δ１）ＶＢＥＩ
（１）これはＶ３＋の値に対
応し、 Ｖ３＋＝ ２ Ｒ＋（Ｉ ｏ＋Δ■） である。（加算器ＡＤＩは利得０．５を有している）も
しＩ−＝Ｉ＋なら、すなわち （Ｖｌ” −ｖ２” ）＜＜２（Ｒ＋ ＋Ｒ２）ＩＩな
ら、ＶＢＥＩ ＃ＶＢＥ２ である。
選ぶと、 Ｖ１ｎ＋＝Ｖ＋＋ Ｒ＋ １． Ｒ２（１，−
Ｉ１） ＶＢＥＩＶ＋、” ＝ （Ｖｌ＋＋Ｖ２”
）／２−Ｒ＋（Ｉ ｏ ＋Δ１）ＶＢＥＩ
（１）これはＶ３＋の値に対
応し、 Ｖ３＋＝ ２ Ｒ＋（Ｉ ｏ＋Δ■） である。（加算器ＡＤＩは利得０．５を有している）も
しＩ−＝Ｉ＋なら、すなわち （Ｖｌ” −ｖ２” ）＜＜２（Ｒ＋ ＋Ｒ２）ＩＩな
ら、ＶＢＥＩ ＃ＶＢＥ２ である。
同様に、第３ｂ図の線図に対して、そしてＲ３Ｒ８およ
びＲ６””Ｒｙ 、 ｒ ３＝Ｉ ４＝ Ｉ ｏ−Δ
■と仮定すると、以下の式を得る。
びＲ６””Ｒｙ 、 ｒ ３＝Ｉ ４＝ Ｉ ｏ−Δ
■と仮定すると、以下の式を得る。
（２）
そこから
Ｖ３−＝ ２ Ｒｓ（Ｉ ｏ−Δ１）（加算器利得０
．５）もしく Ｖｌ−Ｖ２ ）＜＜２（Ｒｓ ＋Ｒ６
）１３ならＶＢＥ３ ＃ＶＢＥ４ である。、Ｖ１、３とＶＢＥ４はトランジスタＴ３とＴ
４のベース・エミッタ電圧を表している。
．５）もしく Ｖｌ−Ｖ２ ）＜＜２（Ｒｓ ＋Ｒ６
）１３ならＶＢＥ３ ＃ＶＢＥ４ である。、Ｖ１、３とＶＢＥ４はトランジスタＴ３とＴ
４のベース・エミッタ電圧を表している。
式（１）と（２）は（Ｒ１＝Ｒ５と選んで）ΔＶ ｉ
ｎ ” Ｖ ｌ ｎ ” Ｖ ｌ ｎ２Ｒ＋ΔＩ ＋
（ＶＢＥ４ ＶＢＥ１） （３）を与える。こ
こでΔＶ ＋ ｎはスイッチングフリップフロップの動
作点のオフセットを表している。
ｎ ” Ｖ ｌ ｎ ” Ｖ ｌ ｎ２Ｒ＋ΔＩ ＋
（ＶＢＥ４ ＶＢＥ１） （３）を与える。こ
こでΔＶ ＋ ｎはスイッチングフリップフロップの動
作点のオフセットを表している。
差動段を支配する式によると、
が得られ、ここでＲ＋ｏ＝Ｒ＋＋、ｔｈ数である。
差動段が平衡していると（Ｖｌ、、＋
は■１−に等しくない。
双曲線正接間
＝Ｖ
Ｖ＋＋
事実、その場合に
Ｖ＋＋ Ｖｌ−＝４Ｒ＋Δ■＋
２ＶＴＬＯＧ ［（Ｉｏ＋Δｒ）／（ｒｏ−■）１が
得られる。差動段の平衡におけるＶ＋＋とＶｌ−の差は
Δ■のみに依存し、すなわち、第３ａ図と第３ｂ図の加
算器の電流間の差に依存している。
得られる。差動段の平衡におけるＶ＋＋とＶｌ−の差は
Δ■のみに依存し、すなわち、第３ａ図と第３ｂ図の加
算器の電流間の差に依存している。
振幅の５０％における応答時間（ｔｓｏと示す）は以下
のようになる。
のようになる。
ｔ ｓｏ＝ ４ ＶＴ ／ ＲＩＱＩ ｒＬＯＧ（２＋
Ｒ１＋ｏ ／ ４ ＶＴ 十Ｒ１ｏ■／ＶＴ ・Δ■／
ΔＶ１） ｔｓｏは遅延すべき信号のピーク・ツー・ピーク振幅Ｖ
１による、遅延の特性値として取られよう。
Ｒ１＋ｏ ／ ４ ＶＴ 十Ｒ１ｏ■／ＶＴ ・Δ■／
ΔＶ１） ｔｓｏは遅延すべき信号のピーク・ツー・ピーク振幅Ｖ
１による、遅延の特性値として取られよう。
そしてτ＝差動段の固有応答時間であり、Ｃ−その平衡
線図における差動段のキャパシタンス（Ｔ＋ｏとＴｌ＋
の各コレクタの１つのキャパシタンス）である。
線図における差動段のキャパシタンス（Ｔ＋ｏとＴｌ＋
の各コレクタの１つのキャパシタンス）である。
上記の計算はある仮定（Ｒ，＝Ｒ，＝Ｒ５＝Ｒ８Ｒ２＝
Ｒ３およびＲ６＝Ｒ７）により実行されたか、しかしも
ちろんこれは必要条件を含んでいない。特に、一方では
Ｒ１とＲ４およびＲ６とＲ８との間の比、他方ではＲ２
とＲ３およびＲ６とＲ７との間の比は波形の対称性に影
響し、すなわち降下時間に等しいか、あるいはそれとは
異なっている上昇時間を得ることができる。事実具なる
応答時間は、もしＡＤＩとＡＤ２が異なるなら、各入力
で得ることができる。
Ｒ３およびＲ６＝Ｒ７）により実行されたか、しかしも
ちろんこれは必要条件を含んでいない。特に、一方では
Ｒ１とＲ４およびＲ６とＲ８との間の比、他方ではＲ２
とＲ３およびＲ６とＲ７との間の比は波形の対称性に影
響し、すなわち降下時間に等しいか、あるいはそれとは
異なっている上昇時間を得ることができる。事実具なる
応答時間は、もしＡＤＩとＡＤ２が異なるなら、各入力
で得ることができる。
Ｒ２＜Ｒ３に対して、位相進みは対応する入力で得られ
、位相遅れはＲ２＞Ｒ３に対して得られる。
、位相遅れはＲ２＞Ｒ３に対して得られる。
Ｒ１＜Ｒ４に対して、位相進みは対応する入力で得られ
、位相遅れはＲ１＞Ｒ４に対して得られる。
、位相遅れはＲ１＞Ｒ４に対して得られる。
同様な理由は一方ではＲ６とＲ８に、他方ではＲｅ と
Ｒアに適用される。
Ｒアに適用される。
事実、上記の抵抗器の値は一方では■、＋とＶｉｎ−の
間の差の値に、他方ではτの値に影響する。
間の差の値に、他方ではτの値に影響する。
２つのセルＡＤＩとＡＤ２が構造的に同一であるという
仮定の下に、次の式が得られる。
仮定の下に、次の式が得られる。
ΔＶ ｉ ｎ ” Ｖ ｉ ｎ ” Ｖ ｌ。−＝（
Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）［（Ｖｌ”
Ｖｌ−）−Ｒ＋（ＩｔＩ３） （ＶＢＥＩ ＶＢ
Ｅ□）］ ＋（Ｒ＋ ＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ１＋
Ｒ４）［（Ｖ２” −Ｖ２− ） −Ｒ４（Ｉ２１４）
（ＶＢＥ３ ＶＢＥ４）］およびＩＩ １３＝
Ｉ２ ｌ４＝２Δ■前に引用された式を逆にし、かっ
Ｖ２” Ｖ２ｙ 、、＋ ｙＩゎ−の関数として与
えると、Ｖ ｌ ｎ＋Ｖ＋ｎ ＝２Ｖｒａｒｃｔｈ
［２（Ｖ２” Ｖ２ ）／Ｒ＋ｏＩｌ が得られる。
Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）［（Ｖｌ”
Ｖｌ−）−Ｒ＋（ＩｔＩ３） （ＶＢＥＩ ＶＢ
Ｅ□）］ ＋（Ｒ＋ ＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ１＋
Ｒ４）［（Ｖ２” −Ｖ２− ） −Ｒ４（Ｉ２１４）
（ＶＢＥ３ ＶＢＥ４）］およびＩＩ １３＝
Ｉ２ ｌ４＝２Δ■前に引用された式を逆にし、かっ
Ｖ２” Ｖ２ｙ 、、＋ ｙＩゎ−の関数として与
えると、Ｖ ｌ ｎ＋Ｖ＋ｎ ＝２Ｖｒａｒｃｔｈ
［２（Ｖ２” Ｖ２ ）／Ｒ＋ｏＩｌ が得られる。
ａｒｃｔｈ−逆双曲線正接関数である。
それより、
Ｒ３＋Ｒ４
Ｒ＋ｏＩ
（Ｖ ａ ａ ｓ Ｖ ｓ。４）］
ヒステリシス条件は次のように書ける。
すなわち、
（Ｖ２＋−Ｖ２
）ｈｙｓｔ ＝
それより動作条件は
である。
第１図は本発明による遅延回路を示し、第２図は本発明
による回路の遅延関数の一例を示し、 第３ａ、 ３ｂ ＊τ図および第４図は本発明の実
施例を示している。
による回路の遅延関数の一例を示し、 第３ａ、 ３ｂ ＊τ図および第４図は本発明の実
施例を示している。
Claims (1)
- 【特許請求の範囲】 １、スイッチングフリップフロップを使用する調整可能
な遅延を有する遅延回路において、第１および第２入力
と第１および第２出力 を有する差動増幅器（Ａ）を具え、上記のスイッチング
フリップフロップを生成するよう第１および第２出力は
第１および第２入力にそれぞれフィードバックループさ
れ、該ループは第１加算器（ＡＤ１）と第２加算器（Ａ
Ｄ２）を含み、各加算器は第１、第２および第３入力な
らびに１出力を有し、第１および第２加算器の上記の第
１入力は上記のフィードバックループを生成するよう差
動増幅器の第１および第２出力にそれぞれ接続され、上
記の第２入力は遅延すべき信号（Ｖ＿１＾＋、Ｖ＿１＾
−）を受信するように第１および第２端子にそれぞれ接
続され、かつ第３入力は第１および第２制御電圧（Ｖ＿
３＾＋、Ｖ＿３＾−、）を受信するように配置され、上
記の遅延は第１制御電圧と第２制御電圧（Ｖ＿３＾＋、
Ｖ＿３＾−、）の間の差の関数であり、そして第１およ
び第２加算器（ＡＤ１、ＡＤ２）の出力は差動増幅器 （Ａ）の第１および第２入力にそれぞれ接続されている
ことを特徴とする回路。 ２、少なくとも１つの上記の加算器が、第１トランジス
タ（Ｔ＿１）と第２トランジスタ （Ｔ＿２）を具え、第２トランジスタ（Ｔ＿２）のベー
スは差動増幅器の対応端子と対応出力にそれぞれ接続さ
れ、かつその主電流路は、第１トランジスタ（Ｔ＿１）
に対しては第１抵抗器（Ｒ＿１）との第１電流源（Ｉ＿
１）に、第２トランジスタ（Ｔ＿２）に対しては第２抵
抗器（Ｒ＿４）と第２電流源（Ｉ＿２）にそれぞれ連続
して直列に配設され、かつ 一方では第１抵抗器（Ｒ＿１）で第１電流源（１１）に
共通な点に、かつ他方では第２抵抗器（Ｒ＿４）と第２
電流源（Ｉ＿２）に共通な点に接続されている第３抵抗
器（Ｒ＿２）と第４抵抗器（Ｒ＿３）を具える直列分枝
を具えること、 を特徴とする請求項１に記載の回路。 ３、第１抵抗器（Ｒ＿１）と第２抵抗器（Ｒ＿４）が実
質的に同じ電流値を有し、かつ第１電 流源（Ｉ＿１）と第２電流源（Ｉ＿２）が実質的に同じ
値を有すること、を特徴とする請求項２に記載の回路。 ４、第３抵抗器（Ｒ＿２）と第４抵抗器（Ｒ＿３）が実
質的に同じ値を有することを特徴とする請求項２あるい
は３に記載の回路。 ５、第１および第２制御電圧がそれぞれ値Ｖ＿０＋ΔＶ
とＶ＿０−ΔＶを有し、ここでΔＶはその絶対値がＶ＿
０より小さい変数であることを特徴とする請求項１から
４のいずれか１つに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8915624 | 1989-11-28 | ||
| FR8915624A FR2655218A1 (fr) | 1989-11-28 | 1989-11-28 | Circuit retardateur a retard reglable. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178213A true JPH03178213A (ja) | 1991-08-02 |
| JP3022594B2 JP3022594B2 (ja) | 2000-03-21 |
Family
ID=9387853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321378A Expired - Lifetime JP3022594B2 (ja) | 1989-11-28 | 1990-11-27 | 調整可能な遅延を有する遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5063312A (ja) |
| EP (1) | EP0430365B1 (ja) |
| JP (1) | JP3022594B2 (ja) |
| DE (1) | DE69026345T2 (ja) |
| FR (1) | FR2655218A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394108A (en) * | 1992-08-31 | 1995-02-28 | Motorola | Non-linear burst mode data receiver |
| US5796682A (en) * | 1995-10-30 | 1998-08-18 | Motorola, Inc. | Method for measuring time and structure therefor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5912661A (ja) * | 1982-07-13 | 1984-01-23 | Fujitsu Ltd | 閾値可変型差動信号レシ−バ |
| JPS59108418A (ja) * | 1982-12-14 | 1984-06-22 | Pioneer Electronic Corp | 信号発生回路 |
| US4866314A (en) * | 1986-07-18 | 1989-09-12 | Tektronix, Inc. | Programmable high-speed digital delay circuit |
| US4797586A (en) * | 1987-11-25 | 1989-01-10 | Tektronix, Inc. | Controllable delay circuit |
| US4795923A (en) * | 1987-11-25 | 1989-01-03 | Tektronix, Inc. | Adjustable delay circuit |
| US4862020A (en) * | 1988-06-20 | 1989-08-29 | Tektronix, Inc. | Electronic delay control circuit having pulse width maintenance |
-
1989
- 1989-11-28 FR FR8915624A patent/FR2655218A1/fr not_active Withdrawn
-
1990
- 1990-11-23 EP EP90203104A patent/EP0430365B1/fr not_active Expired - Lifetime
- 1990-11-23 DE DE69026345T patent/DE69026345T2/de not_active Expired - Fee Related
- 1990-11-27 JP JP2321378A patent/JP3022594B2/ja not_active Expired - Lifetime
- 1990-11-27 US US07/618,778 patent/US5063312A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69026345T2 (de) | 1996-10-02 |
| DE69026345D1 (de) | 1996-05-09 |
| EP0430365B1 (fr) | 1996-04-03 |
| US5063312A (en) | 1991-11-05 |
| FR2655218A1 (fr) | 1991-05-31 |
| EP0430365A1 (fr) | 1991-06-05 |
| JP3022594B2 (ja) | 2000-03-21 |
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